拆分读取端口锁存器阵列位单元的制作方法

背景技术：

1、相关技术的描述

2、一般来讲，多种半导体芯片包括耦合到存储器的至少一个处理单元。处理单元通过取出指令和数据、解码指令、执行指令以及存储结果来处理指令(或命令)。处理单元向存储器发送用于取出指令、取出数据以及存储计算结果的存储器访问请求。处理单元的示例是中央处理单元(cpu)、专用集成电路(asic)、现场可编程门阵列(fpga)、多媒体引擎以及带有高度并行微体系结构的处理单元，诸如图形处理单元(gpu)和数字信号处理器(dsp)。在一些设计中，处理单元和存储器在同一管芯(诸如片上系统(soc))上，而在其它设计中，处理单元和存储器在同一封装(诸如多芯片模块(mcm))内或在系统级封装(sip)中的不同管芯上。通常使用静态随机存取存储器(sram)作为存储器。sram包括许多存储器位单元的阵列以及用于访问存储在该阵列中的值的周围电路。

3、管芯或封装可包括除处理单元和存储器之外的其它单元或部件。各个部件的尺寸具有限制，以便将这些部件中的所有部件放置在同一管芯或同一封装上。对于几种类型的存储器，诸如sram，尺寸可能超过有效放置的限制。存储器的尺寸(诸如高度和/或宽度)可能足够大，使得其干扰其它部件的放置。在一些情况下，其它部件甚至可能无法装配在同一管芯或同一封装内。因此，在没有大量重新设计的情况下，芯片可能变得不可操作。

4、鉴于上述内容，期望用于提供存储器访问的有效平面规划、功率和性能折衷的有效方法和设备。

技术实现思路

技术特征：

1.一种电路，包括：

2.根据权利要求1所述的电路，其中：

3.根据权利要求1所述的电路，其中响应于接收到以包括第二存储器位单元的所述第二部分的行作为目标的第二读取操作，所述存储器位单元阵列被配置为经由包括比n型晶体管更多的p型晶体管的第二非对称读取访问电路向所述第二读取位线传送存储在所述第二存储器位单元中的第二数据。

4.根据权利要求3所述的电路，其中所述存储器位单元阵列被配置为在同一时钟循环中传送所述第一数据和所述第二数据。

5.根据权利要求3所述的电路，其中所述第二非对称读取访问电路仅包括p型晶体管。

6.根据权利要求5所述的电路，其中所述电路进一步包括预充电电路，所述预充电电路被配置为将所述第二读取位线预充电到地电位参考电平。

7.根据权利要求5所述的电路，其中所述第二非对称读取访问电路包括第一p型晶体管，所述第一p型晶体管被配置为在其栅极端子上接收由数据存储电路存储的所述数据的互补值。

8.根据权利要求7所述的电路，其中所述第二非对称读取访问电路包括与所述第一p型晶体管串联的第二p型晶体管，所述第二p型晶体管被配置为：

9.一种方法，包括：

10.根据权利要求9所述的方法，其中：

11.根据权利要求9所述的方法，其中响应于接收到以包括第二存储器位单元的所述第二部分的行作为目标的第二读取操作，所述方法进一步包括经由包括比n型晶体管更多的p型晶体管的第二非对称读取访问电路向所述第二读取位线传送存储在所述第二存储器位单元中的第二数据。

12.根据权利要求11所述的方法，进一步包括由所述存储器位单元阵列在同一时钟循环中传送所述第一数据和所述第二数据。

13.根据权利要求11所述的方法，其中所述第二非对称读取访问电路仅包括p型晶体管。

14.根据权利要求13所述的方法，进一步包括将所述第二读取位线预充电到地电位参考电平。

15.一种标准单元布局，包括：

16.根据权利要求15所述的标准单元布局，其中所述给定布局包括小于所述相邻位单元中的每个位单元的布局中的金属栅极最大数量之和除以相邻位单元数量的每位单元接触栅极间距数量。

17.根据权利要求16所述的标准单元布局，其中所述给定布局进一步包括仅位于p型扩散上方的第二多个金属栅极，所述第二多个金属栅极被配置为至少接收所述第二存储器位单元的读取字线，其中所述第二多个金属栅极与所述第一多个金属栅极在同一轨道中对准。

18.根据权利要求17所述的标准单元布局，其中所述第一存储器位单元包括第一虚拟栅极，所述第一虚拟栅极放置在位于所述给定布局的最外边缘之间的所述第一存储器位单元的第一边缘处的p型扩散和n型扩散两者上方。

19.根据权利要求18所述的标准单元布局，其中所述第二存储器位单元包括第二虚拟栅极，所述第二虚拟栅极放置在位于所述给定布局的最外边缘之间的所述第二存储器位单元的第二边缘处的p型扩散和n型扩散两者上方，其中所述第一边缘和所述第二边缘与所述给定布局的不同轨道对准。

20.根据权利要求18所述的标准单元布局，其中所述第一存储器位单元和所述第二存储器位单元不共享读取位线。

技术总结本发明公开了用于提供存储器访问的有效平面规划、功率和性能折衷的设备和方法。阵列的列中的相邻位单元使用拆分读取端口，使得位单元不共享读取位线，而共享写入位线。相邻位单元包括向对应的读取位线传送由对应的位单元的锁存器电路存储的数据的非对称读取访问电路。相邻位单元的布局提供小于相邻位单元中的每个位单元的布局中的金属栅极最大数量之和除以相邻位单元数量的每位单元接触栅极间距数量。技术研发人员：阿里吉特·班纳吉,约翰·J·吴,拉塞尔·施莱伯受保护的技术使用者：超威半导体公司技术研发日：技术公布日：2024/4/22