存储器的制作方法

本申请涉及存储器技术，尤其涉及一种存储器。

背景技术：

1、伴随存储器技术的发展，存储器被广泛应用在多种领域，比如，动态随机存取存储器(dynamic random access memory，简称dram)的使用非常广泛。

2、实际应用中，在存储器的生产和使用过程中，存储单元可能会产生故障，故障存储单元不能正常工作，需要进行替换修复。因此，结合考虑可能进行替换修复的情况，如何保证存储器实现准确的数据处理，成为需要考虑的问题。

技术实现思路

1、本申请的实施例提供一种存储器。

2、根据一些实施例，本申请第一方面提供一种存储器，包括：依次排列的n个存储阵列，所述n个存储阵列分别记为第1存储阵列，第2存储阵列，…，第i存储阵列，…，第n存储阵列，其中至少一个所述存储阵列为冗余阵列，且至少一个所述存储阵列为主存储阵列，所述冗余阵列用于替换所述主存储阵列中的故障存储单元，1＜i＜n，2≤n且i和n为正整数；n个选择电路，分别记为第1选择电路，第2选择电路，…，第i选择电路，…，第n选择电路，所述n个选择电路接收n-1组数据，分别记为第1数据，第2数据，…，第i数据，…，第n-1数据；其中，所述第1选择电路接收所述第1数据，用于根据第1选择信号向所述第1存储阵列输出或不输出所述第1数据；所述第n选择电路接收所述第n-1数据，用于根据第n选择信号向所述第n存储阵列输出或不输出所述第n-1数据；第i选择电路接收所述第i-1数据和所述第i数据，且所述第i选择电路用于根据第i选择信号向所述第i存储阵列输出所述第i-1数据或所述第i数据。

3、在一些实施例中，所述存储阵列和所述冗余阵列均包括m个列，分别记为第1列，第2列，…，第j列，…，第m列，所述冗余阵列的第j列用于替换任意一个所述主存储阵列的第j列，1≤j≤m，且j和m为正整数。

4、在一些实施例中，所述选择电路包括：多个子选择电路，所述第1选择电路的每一所述子选择电路接收第1数据中的1bit数据，所述第i选择电路的每一所述子选择电路分别接收所述第i-1数据和所述第i数据中的1bit数据，所述第n选择电路的每一所述子选择电路接收第n-1数据中的1bit数据。

5、在一些实施例中，述子选择电路包括数据选择器，所述第1选择电路的所述数据选择器的第一数据输入端接收所述第1数据中的1bit数据，所述第1选择电路的所述数据选择器的选择端接收所述第1选择信号，所述第i选择电路的所述数据选择器的第一数据输入端接收所述第i-1数据中的1bit数据，所述第i选择电路的所述数据选择器的第二数据输入端接收所述第i数据中的1bit数据，所述第i选择电路的所述数据选择器的选择端接收所述第i选择信号，所述第n选择电路的所述数据选择器的第一数据输入端接收所述第n-1数据中的1bit数据，所述第n选择电路的所述数据选择器的选择端接收所述第n选择信号。

6、在一些实施例中，所述冗余阵列的数量为一个。

7、在一些实施例中，所述第1存储阵列为所述冗余阵列。

8、在一些实施例中，当不存在故障存储单元时，所述第1选择电路不输出数据，所述第n选择电路输出所述第n-1数据，所述第i选择电路输出所述第i-1数据；当第n存储阵列中的故障存储单元被所述冗余阵列替换时，所述第1选择电路输出所述第1数据，所述第n选择电路输出所述第n-1数据，在1＜i＜n的范围内，第i选择电路输出所述第i数据，在n＜i＜n的范围内，第i选择电路输出第i-1数据，n为正整数；当所述第n存储阵列中的故障存储单元被所述冗余阵列替换时，所述第1选择电路输出所述第1数据，所述第i选择电路输出所述第i数据，所述第n选择电路不输出数据。

9、在一些实施例中，所述第n存储阵列为所述冗余阵列。

10、在一些实施例中，当不存在故障存储单元时，所述第1选择电路输出所述第1数据，所述第n选择电路不输出数据，所述第i选择电路输出所述第i数据；当第n存储阵列中的故障存储单元被所述冗余阵列替换时，所述第1选择电路输出所述第1数据，所述第n选择电路输出所述第n-1数据，在1＜i＜n的范围内，第i选择电路输出所述第i数据，在n＜i＜n的范围内，第i选择电路输出所述第i-1数据，n为正整数；当所述第1存储阵列中的故障存储单元被所述冗余阵列替换时，所述第1选择电路不输出数据，所述第i选择电路输出所述第i-1数据，所述第n选择电路输出所述第n-1数据。

11、在一些实施例中，第m存储阵列为所述冗余阵列，1＜m＜n且m为正整数。

12、在一些实施例中，当不存在故障存储单元时，所述第1选择电路输出所述第1数据，所述第n选择电路输出所述第n-1数据，第m选择电路不输出数据，且在1＜i＜m的范围内，所述第i选择电路输出所述第i数据，在m＜i＜n的范围内，所述第i选择电路输出所述第i-1数据；当第n存储阵列中的故障存储单元被所述冗余阵列替换时，所述第1选择电路输出所述第1数据，所述第n选择电路输出所述第n-1数据，第n选择电路不输出数据，在1＜i＜n的范围内，所述第i选择电路输出所述第i数据，在n＜i＜n的范围内，第i选择电路输出第i-1数据，n＜m且n为正整数；当第k存储阵列中的故障存储单元被所述冗余阵列替换时，所述第1选择电路输出所述第1数据，所述第n选择电路输出所述第n-1数据，第k选择电路不输出数据，在1＜i＜k的范围内，所述第i选择电路输出所述第i数据，在k＜i＜n的范围内，第i选择电路输出第i-1数据，m＜k＜n且k为正整数；当第1存储阵列中的故障存储单元被所述冗余阵列替换时，所述第1选择电路不输出数据，所述第n选择电路输出所述第n-1数据，所述第i选择电路输出所述第i-1数据；当第n存储阵列中的故障存储单元被所述冗余阵列替换时，所述第1选择电路输出所述第1数据，所述第n选择电路不输出数据，所述第i选择电路输出所述第i数据。

13、在一些实施例中，所述冗余阵列的数量为多个且所述冗余阵列不相邻。

14、在一些实施例中，至少一个所述主存储阵列为校验码存储阵列，所述校验码存储阵列用于存储校验码数据。

15、在一些实施例中，所述存储器还包括：校验模块；所述校验模块与所述n个选择电路连接，所述n个选择电路接收的数据包括待写入数据和校验码数据，所述校验模块用于根据所述待写入数据，生成所述校验码数据。

16、本申请实施例提供的存储器，包括依次排列的n个存储阵列，其中包含至少一个主存储阵列和至少一个冗余阵列，冗余阵列用于提供主存储阵列的故障单元替换，以及n个选择电路，每个选择电路接收位序对应的数据以及上一相邻数据，每个选择电路响应于自身的选择信号，通过选择输出相应的信号，实现故障替换场景下的数据处理。本方案的存储器通过设置多个选择电路，根据存储器的故障单元替换情况，控制选择电路输出相应的数据，从而实现故障替换下的数据处理，保证数据处理的准确性和可靠性。

技术特征：

1.一种存储器，其特征在于，包括：

2.根据权利要求1所述的存储器，其特征在于，所述存储阵列和所述冗余阵列均包括m个列，分别记为第1列，第2列，…，第j列，…，第m列，所述冗余阵列的第j列用于替换任意一个所述主存储阵列的第j列，1≤j≤m，且j和m为正整数。

3.根据权利要求2所述的存储器，其特征在于，所述选择电路包括：

4.根据权利要求3所述的存储器，其特征在于，所述子选择电路包括数据选择器，所述第1选择电路的所述数据选择器的第一数据输入端接收所述第1数据中的1bit数据，所述第1选择电路的所述数据选择器的选择端接收所述第1选择信号，所述第i选择电路的所述数据选择器的第一数据输入端接收所述第i-1数据中的1bit数据，所述第i选择电路的所述数据选择器的第二数据输入端接收所述第i数据中的1bit数据，所述第i选择电路的所述数据选择器的选择端接收所述第i选择信号，所述第n选择电路的所述数据选择器的第一数据输入端接收所述第n-1数据中的1bit数据，所述第n选择电路的所述数据选择器的选择端接收所述第n选择信号。

5.根据权利要求1所述的存储器，其特征在于，所述冗余阵列的数量为一个。

6.根据权利要求5所述的存储器，其特征在于，所述第1存储阵列为所述冗余阵列。

7.根据权利要求6所述的存储器，其特征在于，当不存在故障存储单元时，所述第1选择电路不输出第1数据，所述第n选择电路输出所述第n-1数据，所述第i选择电路输出所述第i-1数据；

8.根据权利要求5所述的存储器，其特征在于，所述第n存储阵列为所述冗余阵列。

9.根据权利要求8所述的存储器，其特征在于，当不存在故障存储单元时，所述第1选择电路输出所述第1数据，所述第n选择电路不输出第n-1数据，所述第i选择电路输出所述第i数据；

10.根据权利要求5所述的存储器，其特征在于，第m存储阵列为所述冗余阵列，1＜m＜n且m为正整数。

11.根据权利要求10所述的存储器，其特征在于，当不存在故障存储单元时，所述第1选择电路输出所述第1数据，所述第n选择电路输出所述第n-1数据，且在1＜i＜m的范围内，所述第i选择电路输出所述第i数据，在m＜i＜n的范围内，所述第i选择电路输出所述第i-1数据；

12.根据权利要求1所述的存储器，其特征在于，所述冗余阵列的数量为多个且所述冗余阵列不相邻。

13.根据权利要求1-12任一项所述的存储器，其特征在于，至少一个所述主存储阵列为校验码存储阵列，所述校验码存储阵列用于存储校验码数据。

14.根据权利要求13所述的存储器，其特征在于，所述存储器还包括：校验模块；

技术总结本申请提供一种存储器，包括：依次排列的N个存储阵列，N个存储阵列，其中至少一个存储阵列为冗余阵列，且至少一个存储阵列为主存储阵列，冗余阵列用于替换主存储阵列中的故障存储单元；N个选择电路，接收N‑1组数据；其中，第1选择电路接收第1数据，用于根据第1选择信号向第1存储阵列输出或不输出第1数据；第N选择电路接收第N‑1数据，用于根据第N选择信号向第N存储阵列输出或不输出第N‑1数据；第i选择电路接收第i‑1数据和第i数据，且第i选择电路用于根据第i选择信号向第i存储阵列输出第i‑1数据或第i数据。本方案能够实现故障替换下的数据处理。技术研发人员：鲁耀华受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/5/16