数据传输电路、数据传输方法、芯片及电子设备与流程

本申请涉及电子电路，具体涉及一种数据传输电路、数据传输方法、芯片及电子设备。

背景技术：

1、先进先出存储器(fifo，first input first output)常常应用于高速数据传输电路中，对于同步先进先出存储器，用于写入数据的时钟信号和用于读出数据的时钟信号均是通过源时钟分频得到，而源时钟分频会导致读出数据的时钟频率降低，因此对于源时钟最大频率无法更改的电路，同步先进先出存储器读出数据的时钟频率会被源时钟限制，即基于该时钟频率生成的读出数据的波特率会受到源时钟限制，导致先进先出存储器读出数据的速率不高。

2、对于异步先进先出存储器，虽然写入数据的时钟频率和读出数据的时钟频率不受时钟限制，但是异步先进先出存储器需要设置二进制的格雷码转换电路来同步异步时钟的时钟域，而格雷码转换电路会占用更多电路资源。

技术实现思路

1、鉴于以上问题，本申请实施例提供一种数据传输电路、数据传输方法、芯片及电子设备，以解决上述技术问题。

2、第一方面，本申请实施例提供一种数据传输电路，包括：

3、输入波特率产生模块，用于接收第一时钟信号，生成第一波特率；

4、输出波特率产生模块，用于根据第二时钟信号和第一时钟信号生成与第一波特率相位同步的第二波特率；

5、先进先出存储器，用于以所述第一波特率写入第一数据，及以所述第二波特率读出第二数据；

6、其中，写入所述第一数据的时间不超过读出所述第二数据的时间。

7、该数据传输电路以第一波特率写入第一数据，以与第一波特率异步的第二波特率读出第二数据，使写入数据的时间不超过读出数据的时间，该数据传输电路使用异步时钟生成的不同波特率分别实现有效数据的写入和读出，在不更改同步先进先出存储器的ip核(intellectual property)逻辑基础上就能控制读出数据的波特率。解决了同步先进先出存储器因为写入数据的波特率和读出的波特率由同步时钟提供，使读出数据的波特率受时钟限制的问题，并且该数据传输电路不需要设置占用电路资源更多的格雷码转换电路，进一步节约了电路资源。

8、第二方面，本申请实施例还提供一种数据传输方法，包括：

9、根据第一时钟信号生成第一波特率，及根据第二时钟信号生成第二波特率；

10、根据第一波特率、第二波特率和有效数据的数据宽度确定第一无效数据的数据宽度，以使写入有效数据和第一无效数据的时间不超过读出有效数据的时间；

11、以第一波特率写入有效数据和第一无效数据，以第二波特率读出有效数据。

12、该数据传输电路以第一波特率写入第一数据，以与第一波特率异步的第二波特率读出第二数据，使写入数据的时间不超过读出数据的时间，该数据传输电路使用异步时钟生成的不同波特率分别实现有效数据的写入和读出，在不更改先进先出存储器的ip核(intellectual property)逻辑基础上就能控制读出数据的波特率。解决了同步先进先出存储器因为写入数据的波特率和读出的波特率由同步时钟提供，使读出数据的波特率受时钟限制的问题，并且该数据传输电路不需要设置占用电路资源更多的格雷码转换电路，进一步节约了电路资源。

13、第三方面，本申请实施例还提供一种数据传输方法，包括：

14、根据第一时钟信号生成第一波特率，及根据第二时钟信号生成第二波特率；

15、设置第二无效数据的数据宽度，根据第一波特率、第二波特率、有效数据的数据宽度和第二无效数据的数据宽度确定第一无效数据的数据宽度，以使写入有效数据和第一无效数据的时间不超过读出有效数据和第二无效数据的时间；

16、以第一波特率写入有效数据和第一无效数据，以第二波特率读出有效数据和第二无效数据。

17、该数据传输电路以第一波特率写入第一数据，以与第一波特率异步的第二波特率读出第二数据，使写入数据的时间不超过读出数据的时间，该数据传输电路使用异步时钟生成的不同波特率分别实现有效数据的写入和读出，在不更改同步先进先出存储器的ip核(intellectual property)逻辑基础上就能控制读出数据的波特率。解决了同步先进先出存储器因为写入数据的波特率和读出的波特率由同步时钟提供，使读出数据的波特率受时钟限制的问题，并且该数据传输电路不需要设置占用电路资源更多的格雷码转换电路，进一步节约了电路资源。此外，设置第二无效数据还避免连续两次有效数据读出过快导致先进先出存储器数据丢失的问题。

18、第四方面，本申请实施例还提供一种芯片，包括上述第一方面的数据传输电路。

19、第五方面，本申请实施例还提供一种电子设备，包括上述第三方面的芯片。

20、本申请实施例提供的数据传输电路、数据传输方法、芯片及电子设备，以第一波特率写入第一数据，以与第一波特率异步的第二波特率读出第二数据，使写入数据的时间不超过读出数据的时间，该数据传输电路使用异步时钟生成的不同波特率分别实现有效数据的写入和读出，在不更改同步先进先出存储器的ip核(intellectual property)逻辑基础上就能控制读出数据的波特率。解决了同步先进先出存储器因为写入数据的波特率和读出的波特率由同步时钟提供，使读出数据的波特率受时钟限制的问题，并且该数据传输电路不需要设置占用电路资源更多的格雷码转换电路，进一步节约了电路资源。

21、本申请的这些方面或其他方面在以下实施例的描述中会更加简明易懂。

技术特征：

1.一种数据传输电路，其特征在于，包括：

2.如权利要求1所述的数据传输电路，其特征在于，

3.如权利要求2所述的数据传输电路，其特征在于，所述第二数据还包括可自定义比特数量的第二无效数据，所述第二无效数据后于所述有效数据读出。

4.如权利要求1的数据传输电路，其特征在于，所述第一时钟信号和所述第二时钟信号为异步时钟信号。

5.如权利要求1的数据传输电路，其特征在于，所述输入波特率产生模块包括：

6.如权利要求1的数据传输电路，其特征在于，所述输出波特率产生模块包括：

7.如权利要求2的数据传输电路，其特征在于，还包括：

8.如权利要求7的数据传输电路，其特征在于，还包括：

9.如权利要求8的数据传输电路，其特征在于，所述检测模块包括：

10.如权利要求1的数据传输电路，其特征在于，还包括：

11.如权利要求10的数据传输电路，其特征在于，所述编码模块包括：

12.一种数据传输方法，其特征在于，包括：

13.一种芯片，其特征在于，包括上述权利要求1～11的数据传输电路。

14.一种电子设备，其特征在于，包括设备主体以及设于设备主体的如上述权利要求12的芯片。

技术总结本申请涉及电子电路领域，提供了一种数据传输电路、数据传输方法、芯片及电子设备，该数据传输电路包括：输入波特率产生模块，用于接收第一时钟信号，生成第一波特率；输出波特率产生模块，用于根据第二时钟信号和第一时钟信号生成与第一波特率相位同步的第二波特率；先进先出存储器，用于以第一波特率写入第一数据，及以第二波特率读出第二数据；本申请提供的数据传输电路，使用异步时钟生成的不同波特率分别实现数据的写入和读出，在不更改先进先出存储器IP核逻辑的基础上就能控制读出数据的波特率，解决了先进先出存储器因为写入数据的波特率和读出数据的波特率由同步时钟提供，使读出数据的波特率受源时钟限制的问题。技术研发人员：徐鸿运受保护的技术使用者：合肥市芯海电子科技有限公司技术研发日：技术公布日：2024/6/26