数据触发器电路和非易失性存储器装置的制作方法

示例实施例总体上涉及半导体存储器装置，更具体地，涉及非易失性存储器装置的数据触发器电路和包括所述数据触发器电路的非易失性存储器装置。

背景技术：

1、用于存储数据的半导体存储器装置可被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置(诸如，动态随机存取存储器(dram)装置)通常被配置为通过对存储器单元中的电容器进行充电或放电来存储数据，并且在断电时丢失存储的数据。非易失性存储器装置(诸如，闪存装置)即使断电也可保持存储的数据。易失性存储器装置广泛用作各种设备的主存储器，而非易失性存储器装置广泛用于在各种电子装置(诸如，计算机、移动装置等)中存储程序代码和/或数据。

2、最近，已经开发了三维结构的非易失性存储器装置(诸如，垂直nand存储器装置)，以增加非易失性存储器装置的集成度和存储器容量。

3、在非易失性存储器装置中，电源门控(power gating)被用于降低漏电流。当切断电源电压时，触发器中的数据需要被移动。

技术实现思路

1、一个或多个示例实施例可提供非易失性存储器装置的数据触发器电路，该数据触发器电路能够基于芯片使能信号自动恢复数据并且能够防止性能劣化。

2、此外，一个或多个示例实施例可提供包括数据触发器电路的非易失性存储器装置。

3、根据示例实施例的一个方面，一种非易失性存储器装置的数据触发器电路包括：触发器，被配置为使用时钟信号和基于电源电压的虚拟电源电压来存储输入的数据信号，并且响应于时钟信号的上升转变而在输出节点处提供存储的数据信号作为输出信号；恢复锁存器，连接到电源电压和地电压，并且在输出节点处连接到所述触发器，其中，恢复锁存器被配置为响应于与芯片使能信号的失活对应的第一转变而在内部存储输出信号，响应于基于与芯片使能信号的激活对应的第二转变的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器；以及第一切断晶体管，被配置为响应于恢复锁存器存储输出信号，在电源门控间隔期间基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置。

4、根据示例实施例的一个方面，一种非易失性存储器装置包括：存储器单元阵列，包括多个存储器单元；页缓冲器电路，通过多条位线连接到存储器单元阵列；数据输入/输出(i/o)电路，被配置为将数据发送到外部存储器控制器/从外部存储器控制器接收数据，数据i/o电路通过多条数据线连接到页缓冲器电路；以及控制电路，被配置为基于来自外部存储器控制器的命令和控制信号来控制页缓冲器电路和数据i/o电路，其中，页缓冲器电路包括分别连接到所述多条数据线的多个第一数据触发器电路，其中，数据i/o电路包括分别连接到所述多条数据线的多个第二数据触发器电路，其中，所述多个第一数据触发器电路中的每个和所述多个第二数据触发器电路中的每个被配置为在芯片使能信号的第一激活间隔期间，存储输入的数据信号，响应于时钟信号的上升转变而在输出节点处提供存储的数据信号作为输出信号，在芯片使能信号的失活间隔期间，存储输出信号，并且响应于在芯片使能信号的失活间隔之后转变到芯片使能信号的第二激活间隔而恢复存储的输出信号，并且在输出节点处提供恢复的输出信号。

5、根据示例实施例的一方面，一种非易失性存储器装置包括：数据触发器电路，布置在所述非易失性存储器装置的数据传送路径中；以及控制电路，被配置为控制数据触发器电路，其中，数据触发器电路包括：触发器，被配置为使用时钟信号和基于电源电压的虚拟电源电压来存储输入的数据信号，并且响应于时钟信号的上升转变而在输出节点处提供存储的数据信号作为输出信号；恢复锁存器，连接到电源电压和地电压，并且在输出节点处连接到所述触发器，其中，恢复锁存器被配置为响应于芯片使能信号到失活的第一转变而在内部存储输出信号，响应于基于芯片使能信号到激活的第二转变的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器；第一切断晶体管，被配置为响应于恢复锁存器存储输出信号，在电源门控间隔期间基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置；以及第二切断晶体管，被配置为响应于基于芯片使能信号的第一转变的第二电源门控信号，在电源门控间隔期间使提供给所述触发器的虚拟地电压浮置，虚拟地电压基于地电压，并且其中，控制电路包括：时序控制器，被配置为基于命令、第一电源门控信号和芯片使能信号来生成用于控制恢复锁存器的时序控制信号；以及电源门控控制器，被配置为基于芯片使能信号和时序控制信号来生成第一电源门控信号和第二电源门控信号。

6、根据一个或多个示例实施例，数据触发器电路包括触发器和恢复锁存器，恢复锁存器在针对触发器基于芯片使能信号执行电源门控期间存储从触发器接收的输出信号，当电源门控间隔结束时恢复存储的输出信号，并将恢复的输出信号提供给触发器。因此，数据触发器电路可确保在电源门控间隔期间的数据保持，并且可在不降低触发器的性能的情况下降低待机电流。

技术特征：

1.一种非易失性存储器装置的数据触发器电路，所述数据触发器电路包括：

2.根据权利要求1所述的数据触发器电路，其中，恢复锁存器在芯片使能信号激活期间与输出节点分离。

3.根据权利要求1所述的数据触发器电路，其中，恢复锁存器还被配置为在芯片使能信号失活的第一时间间隔期间，输出存储的输出信号作为监测数据。

4.根据权利要求1所述的数据触发器电路，其中，恢复锁存器还被配置为：

5.根据权利要求4所述的数据触发器电路，其中，恢复锁存器还被配置为：

6.根据权利要求4所述的数据触发器电路，其中，恢复锁存器还被配置为基于在芯片使能信号失活的第一时间间隔期间的外部命令，响应于第三使能信号而输出存储的输出信号作为监测数据。

7.根据权利要求1所述的数据触发器电路，还包括：

8.根据权利要求1至7中的任一项所述的数据触发器电路，其中，所述触发器包括：

9.根据权利要求8所述的数据触发器电路，其中，第二电路包括：

10.根据权利要求1至7中的任一项所述的数据触发器电路，其中，恢复锁存器包括：

11.根据权利要求10所述的数据触发器电路，其中，第一分支电路包括：

12.根据权利要求10所述的数据触发器电路，其中，第三分支电路包括：第二传输门，连接到第三节点，其中，第二传输门被配置为响应于第三使能信号的激活而输出第三节点的第一逻辑电平作为监测数据。

13.一种非易失性存储器装置，包括：

14.根据权利要求13所述的非易失性存储器装置，其中，所述多个第一数据触发器电路中的每个和所述多个第二数据触发器电路中的每个包括：

15.根据权利要求14所述的非易失性存储器装置，其中，恢复锁存器还被配置为在芯片使能信号失活的第一时间间隔期间，输出存储的输出信号作为监测数据。

16.根据权利要求14所述的非易失性存储器装置，其中，恢复锁存器还被配置为：

17.根据权利要求14所述的非易失性存储器装置，其中，控制电路包括：

18.根据权利要求13所述的非易失性存储器装置，其中，页缓冲器电路包括：

19.根据权利要求13至18中的任一项所述的非易失性存储器装置，其中，存储器单元阵列被布置在第一半导体层上，

20.一种非易失性存储器装置，包括：

技术总结公开了数据触发器电路和非易失性存储器装置。所述数据触发器电路包括：触发器、恢复锁存器和切断晶体管。所述触发器使用时钟信号和虚拟电源电压来存储输入的数据信号，并且响应于时钟信号的上升转变，在输出节点处提供存储的数据信号作为输出信号。恢复锁存器连接到电源电压和地电压，在输出节点处连接到所述触发器，响应于芯片使能信号的第一转变而在内部存储输出信号，响应于基于芯片使能信号的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器。切断晶体管基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置。技术研发人员：金俊颖,金相录,朴廷埈,尹治元受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/6/23