刷新控制电路、数据刷新电路、数据刷新方法及存储设备与流程

本公开涉及但不限定于一种刷新控制电路、数据刷新电路、数据刷新方法及存储设备。

背景技术：

1、存储电路是用于存储数据的半导体器件，存储电路中包括若干存储单元，每个存储单元用于存储一位数据。存储单元中设置有电容，电容可以存储电荷，不同电荷量可以表示不同数据。电容对电荷的存储会随着时间而减少导致数据丢失，从而需要周期性对存储电路进行刷新。

2、现有技术中，可以按照预设的刷新周期对存储电路进行刷新，也就是说，需要在该刷新周期内完成对存储电路中存储单元的一次刷新。这里的刷新可以理解为将存储电路中的数据读取出来再重新写入。在一个刷新周期内可以通过预设数量的刷新命令指示刷新，一个刷新命令可以用于刷新多行存储单元。

3、然而，上述方案存在存储电路的数据丢失率较高的问题。

技术实现思路

1、本公开实施例提供一种刷新控制电路、数据刷新电路、数据刷新方法及存储设备，以降低存储电路的数据丢失率。

2、第一方面，本公开实施例提供一种刷新控制电路，包括：弱位元地址寄存器、正常行地址生成电路和地址控制电路；

3、所述弱位元地址寄存器中存储有弱位元行地址，所述正常行地址生成电路用于在存储电路的刷新过程中输出所述存储电路中的正常行地址，所述弱位元行地址包括数据保留时长小于刷新周期的存储单元所在的行地址；

4、所述地址控制电路的两个数据输入端分别连接至所述弱位元地址寄存器的输出端和所述正常行地址生成电路的输出端；

5、所述地址控制电路的控制输入端用于接收刷新控制信号，以在所述刷新控制信号为第一电平时将所述弱位元行地址作为待刷新行地址，在所述刷新控制信号为第二电平时，将所述正常行地址作为待刷新行地址。

6、在一些实施方式中，所述刷新控制电路还包括：弱位元刷新脉冲生成电路，所述弱位元刷新脉冲生成电路用于接收所述刷新控制信号和行激活命令信号，以根据所述刷新控制信号和所述行激活命令信号生成弱位元刷新脉冲信号；

7、所述弱位元地址寄存器与所述弱位元刷新脉冲生成电路连接，所述弱位元地址寄存器用于根据所述弱位元刷新脉冲信号向所述地址控制电路输出所述弱位元行地址。

8、在一些实施方式中，所述正常行地址生成电路包括：相互连接的正常行刷新脉冲生成电路和正常行地址生成子电路；

9、所述正常行刷新脉冲生成电路用于接收所述刷新控制信号和所述行激活命令信号，以根据所述刷新控制信号和所述行激活命令信号生成正常行刷新脉冲信号，所述正常行刷新脉冲信号的第一电平和所述弱位元刷新脉冲信号的第一电平在时间上错开；

10、所述正常行地址生成子电路用于根据所述正常行刷新脉冲信号输出所述存储电路中的正常行地址。

11、在一些实施方式中，所述第一电平为高电平，所述第二电平为低电平，所述弱位元刷新脉冲生成电路为第一与电路，用于将所述刷新控制信号和所述行激活命令信号进行与逻辑运算生成所述弱位元刷新脉冲信号；

12、所述正常行刷新脉冲生成电路包括：第一反相电路和第二与电路；

13、所述第一反相电路用于接收所述刷新控制信号，所述第一反相电路的输出端连接所述第二与电路的第一输入端，所述第二与电路的第二输入端用于接收所述行激活命令信号；

14、所述第二与电路的输出端连接至所述正常行地址生成子电路的时钟输入端，所述第二与电路用于将所述刷新控制信号的反相信号和所述行激活命令信号进行与逻辑运算生成所述正常行刷新脉冲信号。

15、在一些实施方式中，所述第一电平为低电平，所述第二电平为高电平，所述弱位元刷新脉冲生成电路包括：第二反相电路和第三与电路，所述第二反相电路用于接收所述刷新控制信号，所述第三与电路的第一输入端连接所述第二反相电路的输出端，所述第三与电路的第二输入端用于接收所述行激活命令信号，以将所述刷新控制信号的反相信号与所述行激活命令信号进行与逻辑运算生成所述弱位元刷新脉冲信号；

16、所述正常行刷新脉冲生成电路为第四与电路，以将所述刷新控制信号和行激活命令信号进行与逻辑运算生成所述正常行刷新脉冲信号。

17、在一些实施方式中，所述刷新控制电路还包括刷新控制信号生成电路，所述刷新控制信号生成电路分别连接至所述地址控制电路的控制输入端、所述弱位元刷新脉冲生成电路和所述正常行地址生成电路；

18、所述刷新控制信号生成电路用于接收刷新命令信号、所述弱位元刷新脉冲信号，以生成所述刷新控制信号。

19、在一些实施方式中，所述刷新控制信号生成电路包括：刷新命令计数器、弱位元刷新计数器和刷新控制信号生成子电路；

20、所述刷新命令计数器用于接收所述刷新命令信号，以对所述刷新命令信号中当前刷新周期内的累计刷新次数进行计数，所述刷新命令信号用于按照所述刷新周期对所述存储电路进行刷新；

21、所述弱位元刷新计数器用于接收所述弱位元刷新脉冲信号，以对连续执行的弱位元刷新行数进行计数；

22、所述刷新控制信号生成子电路分别连接至所述刷新命令计数器和所述弱位元刷新计数器，用于在所述累计刷新次数大于或等于第一预设次数且所述弱位元刷新行数小于预设行数时，生成第一电平的所述刷新控制信号，否则生成第二电平的所述刷新控制信号。

23、在一些实施方式中，所述第一电平为高电平，所述第二电平为低电平，所述刷新控制信号生成子电路包括：第一判断电路、第二判断电路和sr锁存器；

24、所述第一判断电路用于在所述累计刷新次数为第一预设次数时，输出低电平的第一指示信号，否则输出高电平的第一指示信号；

25、所述第二判断电路用于在所述弱位元刷新行数为预设行数时，输出低电平的第一指示信号，否则输出高电平的第二指示信号；

26、所述sr锁存器的第一输入端连接所述第一判断电路的输出端，所述sr锁存器的第二输入端连接所述第二判断电路的输出端；

27、在所述第一指示信号为高电平，且所述第二指示信号为高电平时，所述sr锁存器保持输出初始状态下的低电平的刷新控制信号，在所述第一指示信号为低电平，且第二指示信号为高电平时，输出高电平的刷新控制信号，并在所述第一指示信号和所述第二指示信号均为高电平时，保持所述高电平的刷新控制信号，直至所述第一指示信号为高电平，且所述第二指示信号为低电平时，输出低电平的刷新控制信号并保持至当前刷新周期结束。

28、在一些实施方式中，所述刷新控制电路还包括弱位元行数读取电路，连接至所述弱位元地址寄存器，用于从所述弱位元地址寄存器中读取弱位元行地址的数量作为预设行数，所述第一预设次数大于或等于0，且小于或等于所述刷新周期内的最大刷新次数与第二预设次数的差值，所述第二预设次数是所述预设行数与每次弱位元刷新的行数的比值；

29、所述弱位元行数读取电路和所述弱位元刷新计数器均连接至所述第二判断电路。

30、在一些实施方式中，所述刷新控制电路还包括：计数器重置电路，所述计数器重置电路分别连接至所述sr锁存器的输出端和所述弱位元刷新计数器的重置输入端；

31、所述计数器重置电路用于在所述刷新控制信号从所述第一电平翻转到所述第二电平时，重置所述弱位元刷新计数器。

32、在一些实施方式中，所述弱位元地址寄存器与熔丝单元连接，所述熔丝单元中存储有弱位元行地址，所述弱位元地址寄存器用于预先从所述熔丝单元中获取所述弱位元行地址。

33、在一些实施方式中，所述地址控制电路包括相互连接的地址选择电路和地址译码电路；

34、所述地址选择电路的两个数据输入端分别连接至所述弱位元地址寄存器的输出端和所述正常行地址生成电路的输出端，所述地址选择电路的控制输入端用于接收所述刷新控制信号，所述地址选择电路用于在所述刷新控制信号为第一电平时，将所述弱位元行地址输出给所述地址译码电路，或，在所述刷新控制信号为第二电平时，将所述正常行地址输出给所述地址译码电路；

35、所述地址译码电路用于对所述弱位元行地址或所述正常行地址进行译码得到所述待刷新行地址。

36、第二方面，本公开实施例提供一种数据刷新电路，包括第一方面的刷新控制电路和存储电路，所述刷新控制电路与所述存储电路连接，所述刷新控制电路用于对所述待刷新行地址在所述存储电路中对应的行进行数据刷新。

37、第三方面，本公开实施例提供一种数据刷新方法，所述方法包括：

38、在存储电路的刷新过程中统计当前刷新周期内的累计刷新次数和弱位元刷新行数；

39、在所述累计刷新次数大于或等于第一预设次数，且所述弱位元刷新行数小于预设行数时，对所述存储电路中的弱位元行地址进行数据刷新；

40、否则，对所述存储电路中的正常行地址进行数据刷新。

41、在一些实施方式中，所述预设行数是所述弱位元行地址的数量，所述第一预设次数大于或等于0，且小于或等于所述刷新周期内的最大刷新次数与第二预设次数的差值，所述第二预设次数是所述预设行数与每次弱位元刷新的行数的比值。

42、在一些实施方式中，所述第一预设次数为所述刷新周期内的最大刷新次数的一半。

43、第四方面，本公开实施例提供一种存储设备，包括第二方面的数据刷新电路。

44、本公开实施例提供一种刷新控制电路、数据刷新电路、数据刷新方法及存储设备，包括：弱位元地址寄存器、正常行地址生成电路和地址控制电路；弱位元地址寄存器中存储有弱位元行地址，正常行地址生成电路用于在存储电路的刷新过程中输出存储电路中的正常行地址，弱位元行地址包括数据保留时长小于刷新周期的存储单元所在的行地址；地址控制电路的两个数据输入端分别连接至弱位元地址寄存器的输出端和正常行地址生成电路的输出端；地址控制电路的控制输入端用于接收刷新控制信号，以在刷新控制信号为第一电平时将弱位元行地址作为待刷新行地址，在刷新控制信号为第二电平时，将正常行地址作为待刷新行地址。本公开在刷新周期内不仅对正常行刷新，还对弱位元进行刷新，提高了弱位元的刷新频率，降低了弱位元的数据丢失率，进而降低了存储电路的数据丢失率。