10T1C-SRAM存算单元、存算阵列、及存算电路

本发明涉及集成电路设计，更具体的，涉及：1、一种10t1c-sram存算单元，2、一种基于该10t1c-sram存算单元构建的存算阵列，3、一种基于该种10t1c-sram存算阵列设计的存算电路。

背景技术：

1、由于人工智能的飞速发展，大量的数据处理导致算力需求爆发式增长。而传统的冯诺依曼架构由于存储与cpu之间频繁的数据搬运，在带宽、延迟和功耗等方面的巨大开销成为限制系统性能的主要因素，不满足于当前的算力需求。学术界基于不同的存储介质探索新兴的计算范式，主流的新兴计算范式以存内计算为主，基于sram、dram、flash，以及新型存储rram和mram等。目前存内计算可以进行的运算类型包括布尔逻辑运算、乘累加、cam寻址、汉明距离、cnn运算等。

2、现阶段许多设计依然是基于6t-sram的存内计算电路，通过分离字线wll和wlr技术，在存储内部实现布尔逻辑运算。通过将简单的布尔逻辑进行组合，完成xor运算。然而当访问晶体管打开，存储节点与参与计算的位线进行数据传输，导致存储节点稳定性降低。后续出现了基于8t- sram设计的存内计算电路，通过将存储节点q解耦控制计算晶体管栅极，有效避免了存储节点稳定性降低的问题，但在低电压下开启多行计算时，由于晶体管放电的波动性，放电电压会造成重叠，导致输出不能被准确识别。另外，基于9t-sram、10t-sram等设计的存内计算电路，虽然存储节点数据稳定性较高，但外围电路较为复杂，完成xor等运算需要较多晶体管参与运算，在面积和功耗上开销较大。

技术实现思路

1、基于此，有必要针对现有xor运算电路易受到工艺影响产生的放电波动而导致输出不能准确识别的问题，提供10t1c-sram存算单元、存算阵列、及存算电路。

2、本发明采用以下技术方案实现：

3、第一方面，本发明提供了一种10t1c-sram存算单元，包括：6t-sram部、xor运算部。

4、6t-sram部设置有存储节点q、qb，用于读、写、保持存储数据。

5、xor运算部包括：2个pmos管p3~p4、2个nmos管n5~n6、1个电容c0。p3、n5的栅极连接存储节点q，p4、n6的栅极连接存储节点qb；p3的漏极和n6的漏极一方面通过行向开关sw0连接输入数据a，另一方面通过行向开关sw1连接地gnd；p4的源极和n5的源极一方面通过行向开关sw2连接输入数据，另一方面通过行向开关sw3连接地gnd；p3的源极、n5的漏极、p4的漏极、n6的源极与电容c0的一端连接；电容c0的另一端连接局部计算位线lcbl；与a为相反信号。

6、其中，在存内计算模式下，sw0、sw2导通，进行数据输入；q、a在xor运算部进行xor运算，运算结果通过c0充电到lcbl上。

7、在数据存储模式下，sw1、sw3导通，xor运算部不进行运算。

8、该种10t1c-sram存算单元的实现根据本公开的实施例的方法或过程。

9、第二方面，本发明公开了一种基于10t1c-sram存算单元构建的存算阵列，包括2j2j个、呈阵列分布的如第一方面公开的10t1c-sram存算单元。

10、位于同一列的10t1c-sram存算单元共用同一根位线bl、同一根位线blb；

11、对于第n列的10t1c-sram存算单元，每n个10t1c-sram存算单元共用同一根lcbl、并作为一组列向存储计算组，共分成2j/n组列向存储计算组；n∈[1, 2j]，n＞1；

12、第n列每组列向存储计算组的lcbl通过开关选通连接到第n条全局计算位线gcbl<n-1>；第n列的10t1c-sram存算单元对应设置有第n组灵敏放大器组；

13、其中，第n组灵敏放大器组包括n个灵敏放大器san-1,0~san-1,n-1；gcbl<n-1>连接san-1,0~san-1,n-1的输入端一；san-1,0~san-1,n-1的输入端二分别连接不同的参考电压；

14、位于同一行的10t1c-sram存算单元共用同一根字线wl、同一个行向开关sw0、同一个行向开关sw1、同一个行向开关sw2、同一个行向开关sw3。

15、该种基于10t1c-sram存算单元构建的存算阵列的实现根据本公开的实施例的方法或过程。

16、第三方面，本发明公开了一种基于10t1c-sram存算阵列设计的存算电路，包括：如第二方面公开的基于10t1c-sram存算单元构建的存算阵列、逻辑输入控制器、预充电路、位线驱动器、灵敏放大器组、写回模块、行译码器、字线驱动器、时序控制器。

17、逻辑输入控制器用于在存内计算模式下控制输入数据。预充电路用于在数据存储模式下对相应位线进行充电。位线驱动器用于在数据存储模式下读/写操作驱动位线产生相应的电平。灵敏放大器组用于在读模式下输出任意10t1c-sram存算单元的存储数据、在存内计算模式下输出xor运算结果。写回模块用于存内计算模式下将xor运算结果回存至原来的10t1c-sram存算单元。行译码器用于控制各条字线的字线驱动。字线驱动器用于根据行译码器的译码结果控制各条字线的开启或关闭。时序控制器用于生成各模式操作过程中所需的控制信号。

18、第四方面，本发明公开了一种cim芯片，使用了如第三方面公开的基于10t1c-sram存算阵列设计的存算电路封装而成。

19、与现有技术相比，本发明具备如下有益效果：

20、1，本发明在经典的6t-sram的基础上增设了2个pmos管p3~p4、2个nmos管n5~n6和1个电容c0，设计出一种10t1c-sram存算单元，其继承了6t-sram的数据存储功能，又可以利用p3、p4、n5、n6和c0构成xor运算部来实现xor运算。经过仿真验证，本发明提供的10t1c-sram存算单元可以克服工艺失配对充电路径的影响，保证计算输出结果的准确性。

21、2，不同于传统的存算电路需要通过多阶段的操作实现计算回存，本发明的10t1c-sram存算单元可以在一个时钟周期内完成数据写入、计算、回存的操作过程，实现快速运算。

22、3，本发明基于10t1c-sram存算单元构建出存算阵列，利用局部计算位线与全局计算位线进行选通，实现局部与整体的联通，方便进行bcam寻址、汉明距离运算。

23、4，本发明的存算电路可以克服冯诺依曼瓶颈，大幅提高了计算效率；本发明的充放电稳定性较高，克服了传统的存算电路性能缺陷；本发明相较于传统的6t、8t、9t、10t，在充放电稳定性、bcam寻址运算精确度、汉明距离运算精确度上均有提升。

技术特征：

1.一种10t1c-sram存算单元，其特征在于，包括：

2.根据权利要求1所述的10t1c-sram存算单元，其特征在于，所述6t-sram部包括：2个pmos管p1~p2、4个nmos管n1~n4；

3.根据权利要求2所述的10t1c-sram存算单元，其特征在于，在存内计算模式下：

4.根据权利要求3所述的10t1c-sram存算单元，其特征在于，存储数据在时钟信号clk正半周期写入，xor运算在时钟信号clk负半周期完成；写回操作在xor运算完成后进行，完成存储数据的更新。

5.一种基于10t1c-sram存算单元构建的存算阵列，其特征在于，包括2j2j个、呈阵列分布的如权利要求1-4中任一所述的10t1c-sram存算单元； j>1；

6.根据权利要求5所述的基于10t1c-sram存算单元构建的存算阵列，其特征在于，san-1,k的输入端二连接参考电压vrefk；

7.根据权利要求6所述的基于10t1c-sram存算单元构建的存算阵列，其特征在于，在进行bcam寻址时：

8.根据权利要求6所述的基于10t1c-sram存算单元构建的存算阵列，其特征在于，在进行汉明距离运算时，

9.一种基于10t1c-sram存算阵列设计的存算电路，其特征在于，包括：

10.一种cim芯片，其特征在于，使用了如权利要求9所述的基于10t1c-sram存算阵列设计的存算电路封装而成。

技术总结本发明涉及集成电路设计技术领域，更具体的，涉及10T1C‑SRAM存算单元、存算阵列、及存算电路。本发明公开了一种10T1C‑SRAM存算单元，包括6T‑SRAM部、XOR运算部。6T‑SRAM部为经典的6T‑SRAM。XOR运算部包括2个PMOS管P3~P4、2个NMOS管N5~N6、1个电容C0。在存内计算模式下，Q、A在XOR运算部进行XOR运算，运算结果通过C0充电到LCBL上。本发明提供的10T1C‑SRAM存算单元可以克服工艺失配对充电路径的影响，保证计算输出结果的准确性。本发明解决了现有XOR运算电路易受到工艺影响产生的放电波动而导致输出不能准确识别的问题。技术研发人员：刘立,关立军,强斌,彭春雨,吴秀龙,蔺智挺,陈军宁受保护的技术使用者：安徽大学技术研发日：技术公布日：2024/7/4