执行ZQ校准的半导体存储器装置及其校准方法与流程

在此描述的本公开的实施例涉及半导体装置，并且更具体地，涉及执行阻抗校准的半导体存储器装置及其校准方法。

背景技术：

1、根据对高性能和高容量的需求，半导体存储器装置的集成度正在增大，并且操作速度正在迅速增大。随着半导体存储器装置的操作速度增大，在半导体存储器装置与控制器之间发送和接收的信号的摆幅宽度减小，并且由于阻抗失配导致的信号失真正在逐渐成为问题。为了解决这种信号失真问题，应用阻抗校准(在下文中，被称为zq校准)以使用外部电阻器调整半导体存储器装置的数据输入/输出端子的端子电阻值。

2、随着半导体存储器装置的操作速度增大，执行阻抗校准操作的阻抗校准电路被用于准确地提供具有所需目标阻抗值的终端阻抗。常规地，在使用外部电阻器找到zq码之后，将二进制乘法应用于zq码以实现dq驱动器的目标电阻值。然而，在这种方法中，由于实际数据驱动器的非线性特性而设置的电阻值通常与实际目标电阻值不一致。因此，期望匹配目标电阻值的精确阻抗校准在zq校准操作中是可行的。

技术实现思路

1、本公开的实施例提供能够执行阻抗(zq)校准的半导体存储器装置及其校准方法，阻抗(zq)校准可在没有二进制运算处理的情况下被调整到准确的目标电阻值。

2、根据实施例，一种半导体存储器装置可包括：阻抗调整垫；虚设下拉驱动器和外部电阻器，并联连接在阻抗调整垫与地之间；递归码生成电路，被配置为在所述半导体存储器装置的阻抗校准操作中通过使用外部电阻器或虚设下拉驱动器作为参考电阻来递归地生成与目标电阻对应的上拉码或下拉码；码寄存器，被配置为存储生成的上拉码和下拉码；以及校准控制逻辑电路，被配置为在调整虚设下拉驱动器的电阻值的同时在阻抗校准操作中的多个步长期间控制递归码生成电路。

3、根据实施例，一种半导体存储器装置的阻抗校准方法，所述阻抗校准方法可包括：接收目标电阻和校准命令；通过使用连接到阻抗调整垫的外部电阻作为参考电阻对上拉驱动器和下拉驱动器进行校准来生成第一上拉码和第一下拉码；将并联连接到阻抗调整垫与地之间的外部电阻的虚设下拉驱动器设置为第一下拉码；以及通过使用外部电阻和虚设下拉驱动器的并联电阻值作为参考电阻对上拉驱动器和下拉驱动器进行校准来生成第二上拉码和第二下拉码。

4、根据实施例，一种半导体存储器装置可包括：阻抗调整垫；外部电阻和片上虚设下拉驱动器，并联连接在阻抗调整垫与地之间；阻抗校准电路，被配置为：使用外部电阻和片上虚设下拉驱动器作为参考电阻来生成与目标电阻对应的上拉码和下拉码，将片上虚设下拉驱动器设置为多个步长之中的前一步长的下拉码，直到与目标电阻对应的上拉码和下拉码被生成，以及使用在前一步长中确定的外部电阻和片上虚设下拉驱动器的并联电阻值作为参考电阻来在当前步长中执行递归阻抗校准操作。

技术特征：

1.一种半导体存储器装置，包括：

2.根据权利要求1所述的半导体存储器装置，其中，虚设下拉驱动器包括并联连接在阻抗调整垫与地之间的具有不同纵横比的多个晶体管。

3.根据权利要求1所述的半导体存储器装置，其中，递归码生成电路被配置为：在所述多个步长之中的第一步长中对虚设下拉驱动器进行去激活。

4.根据权利要求3所述的半导体存储器装置，其中，在所述多个步长之中的当前步长中，虚设下拉驱动器被配置为响应于在所述多个步长之中的前一步长中生成的下拉码来设置电阻值。

5.根据权利要求4所述的半导体存储器装置，其中，参考电阻的电阻值对应于通过将外部电阻器的电阻值除以所述多个步长的数量而获得的值。

6.根据权利要求1所述的半导体存储器装置，其中，递归码生成电路包括：

7.根据权利要求6所述的半导体存储器装置，其中，参考电压是电源电压的一半。

8.根据权利要求7所述的半导体存储器装置，其中，在每一步长，通过第一计数器确定的上拉码和通过第二计数器确定的下拉码被存储在码寄存器中。

9.根据权利要求1至权利要求8中的任一项所述的半导体存储器装置，其中，目标电阻通过从所述半导体存储器装置的外部提供的设置特征命令而被提供。

10.根据权利要求1至权利要求8中的任一项所述的半导体存储器装置，其中，码寄存器包括：

11.一种半导体存储器装置的阻抗校准方法，所述阻抗校准方法包括：

12.根据权利要求11所述的阻抗校准方法，其中，生成第一上拉码和第一下拉码的步骤包括：对虚设下拉驱动器进行去激活。

13.根据权利要求11所述的阻抗校准方法，还包括：

14.根据权利要求13所述的阻抗校准方法，其中，外部电阻和虚设下拉驱动器的并联电阻值对应于通过将外部电阻的值除以与递归校准步长的数量对应的n而获得的值。

15.根据权利要求13所述的阻抗校准方法，还包括：

16.根据权利要求11至权利要求15中的任一项所述的阻抗校准方法，其中，目标电阻通过设置特征命令而被提供给所述半导体存储器装置。

17.一种半导体存储器装置，包括：

18.根据权利要求17所述的半导体存储器装置，其中，阻抗校准电路被配置为：在所述多个步长之中的第一步长中对片上虚设下拉驱动器进行去激活。

19.根据权利要求17所述的半导体存储器装置，其中，阻抗校准电路包括：码寄存器，被配置为存储在递归阻抗校准操作的所述多个步长中的每个中确定的上拉码和下拉码。

20.根据权利要求19所述的半导体存储器装置，其中，在所述多个步长之中的当前步长中，阻抗校准电路被配置为将片上虚设下拉驱动器设置为在前一步长中存储在码寄存器中的下拉码。

技术总结提供了执行ZQ校准的半导体存储器装置及其校准方法。所述半导体存储器装置可包括：阻抗调整垫；虚设下拉驱动器和外部电阻器，并联连接在阻抗调整垫与地之间；递归码生成电路，被配置为在所述半导体存储器装置的阻抗校准操作中通过使用外部电阻器和虚设下拉驱动器作为参考电阻来递归地生成与目标电阻对应的上拉码和下拉码；码寄存器，被配置为存储生成的上拉码和下拉码；以及校准控制逻辑电路，被配置为在调整虚设下拉驱动器的电阻值的同时在阻抗校准操作中的多个步长期间控制递归码生成电路。技术研发人员：李英规,金东成,裴升浚,李善奎,李泰成受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/7/4