具有不同相位的多个差分写入时钟信号的制作方法

背景技术：

1、处理器基于数据来执行代码以运行应用程序且向用户提供特征。处理器从可存储信息的存储器获得代码及数据。因此，如同处理器的速度或核心的数目，存储器的特性也可影响电子装置的性能。不同类型的存储器具有不同特性。存储器类型包含易失性存储器及非易失性存储器，例如分别是随机存取存储器(ram)及快闪存储器。ram可包含静态ram(sram)及动态ram(dram)。

2、对不同类型存储器的需求持续演变及增长。例如，随着处理器被设计为更快地执行代码，此类处理器可从更快地存取存储器受益。应用程序也可对使用越来越大的存储器的越来越大的数据集进行操作。归因于电池供电的电子装置及高耗电的数据中心，能源使用约束对于存储器系统来说变得越来越普遍。此外，随着便携式电子装置的外形尺寸持续缩小，制造商可能寻求更小的存储器。因此，适应这些不同需求因不同类型的存储器的多样优势及能力而复杂化。

技术实现思路

0、概述

1、计算机、智能手机及其它电子装置使用处理器及存储器进行操作以运行从低功率操作系统及后台实用程序到高分辨率图形、计算机模拟、人工智能(ai)等等的计算密集型应用程序的范围内的多种程序及应用程序。与这些程序及应用程序相关联的执行速度通常与电子装置的存储器的性能相关，所述性能部分地取决于用来实现及协调存储器的操作的时钟信号的频率。

2、回顾一下，存储器装置可基于可协调何时及如何在存储器控制器与存储器装置之间传送数据的至少一个时钟信号进行操作。一些存储器系统依赖单个时钟信号来使存储器装置与存储器控制器之间的操作同步。因此，这个时钟信号可设置同步存储器系统中的命令及地址(ca)信号以及数据(dq)及数据选通(dqs)两者的传送速率。

3、为了提高数据传送速率，一些存储器系统利用可具有不同频率的多个时钟信号。一个命令及地址时钟信号(ck)经引用以供传送命令及地址信号。另一时钟信号(写入或数据时钟信号(wck))经引用以供传送数据选通。在一些情况下，所述写入时钟信号可具有比所述时钟信号更高的频率。与利用单个时钟的其它存储器系统相比较，这些多个时钟信号可使存储器系统能够以更快速率传送数据。然而，利用多个时钟信号进行操作可能增加存储器系统的功耗。

4、为了节省功率，一些技术致使存储器控制器在不使用写入时钟信号时停止产生写入时钟信号。然而，当存储器控制器恢复产生写入时钟信号时，存储器装置的组件可处于亚稳态(例如，模糊状态或未知状态)。这种亚稳态对存储器装置确定写入时钟信号构成挑战。存储器装置可基于由存储器控制器传输的静态前导码从亚稳态恢复。在一些情况下，可在使所述写入时钟信号与所述时钟信号同步的均衡操作期间传输静态前导码。然而，从亚稳态恢复会将额外延时引入到存储器系统中。

5、为了解决这个问题及有关亚稳态的其它问题，本文献描述使用具有不同相位的多个差分写入时钟信号对装置进行操作的方面。本文中描述用于实现无亚稳态写入时钟信令的各种实例方面、电路、存储器装置及方法。特定来说，(例如，主机装置的)存储器控制器可通过互连件将两个差分写入时钟信号传输到存储器装置。两个差分写入时钟信号可具有约90度的相位偏移。存储器装置可引用由存储器控制器传输的多个差分写入时钟信号来执行存储器操作及/或处理存储器请求，而不是使用可能进入亚稳态的组件(例如，时钟分频器电路)产生其自身的相位延迟写入时钟信号。这些技术使存储器系统能够在恢复写入时钟信令时避免亚稳态，而不会引入与静态前导码相关联的额外延时。

6、在一些情况下，本文中所描述的设备及方法可能适用于被设计用于低功率操作或以节能应用为目标的存储器。因此，所描述原理可并入到低功率存储器装置或与此低功率存储器装置通信的存储器控制器中。与低功率应用相关的存储器标准的实例是由联合电子装置工程委员会(jedec)固态技术协会颁布的同步dram(sdram)的低功率双倍数据速率(lpddr)标准。为清晰起见，本文献中的一些术语可能源于这些标准或其版本中的一或多者，例如lpddr5标准。然而，所描述原理也适用于符合其它标准(包含其它lpddr标准(例如，早期版本或未来版本，例如lpddr6))的存储器及不遵循公共标准的存储器。

7、实例操作环境

8、图1以100大体上说明可使用具有不同相位的多个差分写入时钟实施接口的实例设备102。设备102可被实现为例如至少一个电子装置。实例电子装置实施方案包含物联网(iot)装置102-1、平板装置102-2、智能手机102-3、笔记本计算机102-4(或台式计算机)、乘用车辆102-5、服务器计算机102-6、可为云计算基础结构或数据中心的部分的服务器集群102-7以及此类装置的一部分(例如，印刷电路板(pcb))。设备102的其它实例包含可穿戴装置，例如智能手表或智能眼镜；娱乐装置，例如机顶盒、智能电视或游戏装置；主板或刀片服务器；消费电器；车辆或无人机或其电子组件；工业装备；安全或其它传感器装置；等等。每一类型的电子装置或其它设备可包含用以提供一些计算功能性或特征的一或多个组件。

9、在实例实施方案中，设备102可包含至少一个主机装置104、至少一个互连件106及至少一个存储器装置108。主机装置104及/或存储器装置108可被实现为单片系统(soc)。主机装置104可包含至少一个处理器110、至少一个高速缓存存储器112及至少一个存储器控制器114。处理器110通信地耦合到高速缓存存储器112，且高速缓存存储器112通信地耦合到存储器控制器114。处理器110还直接或间接通信地耦合到存储器控制器114。

10、处理器110可被实施为任何合适类型的处理器，其可包含通用处理器、中央处理单元(cpu)、图形处理单元(gpu)、神经网络引擎或加速器、专用集成电路(asic)、现场可编程门阵列(fpga)集成电路(ic)、通信处理器(例如，调制解调器或基带处理器)、单片系统等等。在一些情况下，处理器110表示具有多个处理核心或其它资源的单个处理器。所述处理核心可专用于不同功能，例如调制解调器管理、应用、图形、中央处理或类似者。

11、存储器控制器114可在处理器110与至少一个存储器(例如，主机装置104外部的存储器，例如存储器装置108)之间提供高级或逻辑接口。存储器控制器114可例如从处理器110接收存储器请求且根据存储器存取协议或规范(例如，低功率双倍数据速率6(lpddr66)协议)以适当格式、时序及重排序将存储器请求提供到外部存储器。存储器控制器114还可将对从外部存储器接收的存储器请求的响应转发到处理器110。

12、互连件106在主机装置104与存储器装置108之间提供接口。使用互连件106，主机装置104及存储器装置108可彼此通信。互连件106可包含至少一条命令及地址总线116以及至少一条数据总线118。每一总线可被实施为单向总线或双向总线。互连件106还可包含时钟总线，所述时钟总线是命令及地址总线116的部分或与命令及地址总线116分离。所描绘的互连件106以及将各种组件通信地耦合在一起的其它互连件(未展示)使命令、地址及数据能够在各种组件中的两者或更多者之间传送。实例互连件包含总线、交换组构、携载电压或电流信号的一或多条导线或迹线、至少一个开关、一或多个缓冲器等等。

13、使用互连件106耦合到主机装置104的存储器装置108可被实施为任何合适类型的存储器模块、存储器裸片、存储器阵列、存储器电路或类似者。存储器装置108的实例包含动态随机存取存储器(dram)装置或模块(例如，lpddr同步dram(sdram))。dram封装或模块可包含三维(3d)堆叠式dram装置、高带宽存储器(hbm)装置或混合存储器立方体(hmc)装置。一般来说，存在多种类型的dram。作为一个实例，低功率双倍数据速率(ddr)存储器(也被称为lpddr或移动ddr)是ddr sdram。lpddr通常使用比其它类型的ddr sdram更小的功率。在一些应用中，sdram存储器、lpddr存储器或其它存储器可为可配置的以使用具有不同相位的多个差分写入时钟信号进行操作。

14、如所展示，存储器控制器114可包含时钟电路系统120。时钟电路系统120可产生在它们当中具有90度相位偏移的写入时钟信号的四种表示。在此类情况下，存储器装置108不需要产生这些信号。这允许在没有可能进入亚稳态的组件(例如分频器电路)的情况下实施存储器装置108。

15、然而，对于时钟电路系统来说，跨写入时钟信号的这四种表示维持90度相位偏移可能是有挑战的。为了降低与产生写入时钟信号的四种表示相关联的复杂性，时钟电路系统120可改为产生具有不同相位的两个差分写入时钟信号。例如，时钟电路系统120可产生具有第一相位124-1的第一差分写入时钟信号122-1(第一差分wck信号122-1)及具有第二相位124-2的第二差分写入时钟信号122-2(第二差分wck信号122-2)。第二相位124-2与第一相位124-1相差例如约90度。作为实例，第一相位124-1与第二相位124-2之间的偏移可介于85与95度之间，或介于89与91度之间，或甚至介于89.5与90.5度之间。一般来说，所述偏移足够接近90度以使存储器装置108能够处理存储器请求且与存储器控制器114通信而不会引起错误。

16、第一差分写入时钟信号122-1表示一对互补信号。所述一对互补信号包含具有第一相位的第一信号及具有与第一相位124-1相差约180度的第三相位的第二信号。第二差分写入时钟信号122-2也表示一对互补信号。所述一对互补信号包含具有第二相位的第一信号及具有与第二相位124-2相差约180度的第四相位的第二信号。

17、在一些方面中，第二差分写入时钟信号122-2表示第一差分写入时钟信号122-1的延迟版本。考虑其中第一相位124-1约是零(0)度的实例。在这种情况下，第一差分写入时钟信号122-1的第一信号的相位约是0度。而且，第一差分写入时钟信号122-1的第二信号的相位约是180度。由于第二相位124-2与第一相位124-1相差约90度，因此第二差分写入时钟信号122-2的第一信号具有约90度的相位。而且，第二差分写入时钟信号122-2的第二信号的相位约是270度。通常，第一差分写入时钟信号122-1及第二差分写入时钟信号122-2可具有基本上类似的频率(例如，所述频率可与第一差分写入时钟信号122-1的频率相差小于10％、5％或甚至1％)。

18、存储器控制器114通过互连件106将第一差分写入时钟信号122-1及第二差分写入时钟信号122-2传输到存储器装置108。存储器装置108接收所述差分写入时钟信号122-1及122-2且使用所述差分写入时钟信号122-1及122-2来处理存储器请求及/或执行存储器操作。例如，存储器装置108使用所述差分写入时钟信号122-1及122-2来执行写入及/或读取操作。

19、设备102的所描绘组件表示具有阶层存储器系统的实例计算架构。阶层存储器系统可包含不同层级处的存储器，其中每一层级具有拥有不同速度或容量的存储器。如所展示，高速缓存存储器112可在逻辑上耦合在处理器110与存储器装置108之间。虽然未展示，但阶层存储器系统可包含其它存储器或阶层层级。例如，设备102可包含耦合在主机装置104与存储器装置108之间的高速缓存存储器，可包含耦合在存储器装置108“下方”的存储存储器等等。

20、尽管在图1中展示及在本文中描述设备102的各种实施方案，但设备102可以替代方式实施。例如，主机装置104可包含多个高速缓存存储器(包含高速缓存存储器的多个层级)，或可没有高速缓存存储器。在一些情况下，主机装置104可省略处理器110或高速缓存存储器112。而且，另一存储器可具有相应的“内部”或“本地”高速缓存存储器(未展示)。此外，主机装置104可耦合到多个存储器装置108。通常，所说明及所描述组件可以替代方式实施，包含在分布式或共享存储器系统中实施。给定设备102还可包含更多、更少或不同组件。

21、主机装置104及各种存储器可以多种方式实现。在一些情况下，主机装置104及存储器装置108两者可安置在同一印刷电路板(pcb)(例如，刚性或柔性主板)上或由其物理地支撑。主机装置104及存储器装置108可另外集成在同一集成电路上或制造在单独集成电路上但封装在一起。替代地，存储器装置108可被实现为相对于主机装置104或处理器110的“单独”物理组件。可与主机装置104分离的存储器装置108的实例物理组件包含印刷电路板、存储卡、存储棒或存储器模块(例如，单列直插式存储器模块(simm)或双列直插式存储器模块(dimm))。

22、存储器还可经由一或多个互连件106通信地耦合到多个主机装置104且可能够响应于来自所述主机装置中的两者或更多者的存储器请求。每一主机装置104可包含相应存储器控制器114，或多个主机装置104可共享共同存储器控制器114。关于图2进一步描述具有通信耦合到存储器装置108的至少一个主机装置104及多个处理器110的实例架构。

23、图2说明可实施使用具有不同相位的多个差分写入时钟信号的方面的实例计算系统200。在一些实施方案中，计算系统200包含至少一个存储器装置108、至少一个互连件106及至少一个处理器110。一或多个处理器110可包含计算机处理器110-1、基带处理器110-2及/或应用程序处理器110-3。这些处理器可通过互连件106耦合到存储器装置108。在一些实施方案中，基带处理器110-2可包含或耦合到调制解调器(图2中未展示)且可被称为调制解调器处理器。基带处理器110-2可经由例如蜂窝、近场或者用于无线通信的另一技术或协议无线地耦合到网络。

24、在一些实施方案中，处理器110-1到110-3可直接连接到存储器装置108(例如，经由互连件106)。在其它实施方案中，处理器110-1到110-3中的一或多者可间接连接到存储器装置108(例如，通过网络连接或者通过一或多个其它装置)。在这种情况下，间接连接也可包含互连件106。此外，每一处理器110-1到110-3可与图1的处理器110类似地实现。因此，每一处理器110-1到110-3可包含存储器控制器或与存储器控制器相关联，例如图1中所描绘的存储器控制器114。替代地，处理器110-1到110-3中的两者或更多者可使用共享或系统存储器控制器114存取存储器装置108。

25、存储器装置108可表示主机装置104外部的存储器(例如，外部存储器)或主机装置104内部的存储器(例如，内部存储器、高速缓存存储器112或其它存储存储器(未展示))。存储器装置108可包含以下者或与以下者相关联：至少一个存储器阵列202、至少一个接口204(例如，存储器接口)及通信耦合到存储器阵列202的控制电路系统206。

26、存储器阵列202可包含存储器单元阵列，包含但不限于动态随机存取存储器(dram)、同步dram(sdram)、三维(3d)堆叠式dram、双倍数据速率(ddr)存储器或低功率ddr(lpddr)sdram的存储器单元。存储器阵列202及控制电路系统206可为单个半导体裸片上或单独半导体裸片上的组件。存储器阵列202及/或控制电路系统206还可跨多个裸片分布。接口204可将控制电路系统206或存储器阵列202直接或间接耦合到互连件106。

27、控制电路系统206可包含可被存储器装置108用来执行各种操作(例如，与其它装置通信、管理性能及执行存储器读取或写入操作)的任何数目个组件。例如，控制电路系统206可包含一或多个寄存器208、阵列控制逻辑210(或逻辑电路系统)的至少一个例子及时钟电路系统212。寄存器208可被实施为例如可存储待由控制电路系统206或存储器装置108的另一部分使用的信息的一或多个寄存器。阵列控制逻辑210可被实施为可提供命令解码、地址解码、输入/输出功能、放大电路系统、电力供应管理、电力控制模式及其它功能的电路系统。

28、时钟电路系统212可被实施为可提供利用一或多个外部时钟信号使存储器装置108的各种组件同步的电路系统，所述一或多个外部时钟信号可通过互连件106提供。实例外部时钟信号包含时钟信号(ck)或命令及地址时钟信号(例如，ck_t及ck_c)。另一实例外部时钟信号包含写入时钟信号或数据时钟信号(wck)(例如，第一差分写入时钟信号122-1及第二差分写入时钟信号122-2)。时钟电路系统212还可基于所述外部时钟信号中的一或多者来产生至少一个内部时钟信号。

29、如图2中所展示，寄存器208、阵列控制逻辑210及时钟电路系统212可为单个组件(例如，控制电路系统206)的部分。在其它实施方案中，寄存器208、阵列控制逻辑210或时钟电路系统212中的一或多者可被实施为单独组件，其可被提供在单个半导体裸片上或跨多个半导体裸片安置。控制电路系统206的这些组件可经由接口204个别地或联合地耦合到互连件106。在以下章节中进一步描述使用具有不同相位的多个差分写入时钟信号的技术。

30、实例技术及硬件

31、图3说明分别传输、传播及接收具有不同相位的多个差分写入时钟信号的主机装置104、互连件106及存储器装置108的实例。在所描绘配置中，主机装置104包含传输器302及接口304(例如，主机接口)。传输器302可为任何类型，例如有限脉冲响应(fir)滤波器或类似滤波器。传输器302可包含或耦合到任何数目的数据线以用于读取或写入数据。传输器302经由接口304耦合到互连件106。

32、存储器装置108包含接口204及接收器306。接收器306经由接口204耦合到互连件106。互连件106包含在主机装置104的接口304与存储器装置108的接口204之间提供电通信的多条线。互连件106的线可对应于数据(dq)线、读取选通(rdqs)线、时钟(ck)线、写入时钟(wck)线、写入屏蔽线或其它存储器通信线。例如，lpddr sdram可包含根据一或多个标准版本的数据引脚。图3中所描绘的数据引脚可至少部分地符合lpddr5。然而，其它实施方案可具有更多引脚、更少引脚及/或不同引脚，以及更多线、更少线及/或不同线。在实例操作中，存储器装置108的接收器306通过接口204经由互连件106从传输器302接收信息。

33、在图3中，主机装置104被描绘为具有传输器302，且存储器装置108被描绘为具有接收器306。然而，主机装置104抑或存储器装置108可具有传输器及接收器两者。例如，主机装置104可包含与接收器306类似的电路系统，且存储器装置108可包含与传输器302类似的电路系统。此实施方案可在主机装置104与存储器装置108之间提供双向通信。关于图4到6进一步描述接口204的实例实施方案。一般来说，主机装置104的接口304具有如关于存储器装置108的接口204所描述的一组类似引脚(例如，一组匹配引脚)。

34、图4说明可接收具有不同相位的多个差分写入时钟信号的实例存储器装置。在所描绘配置中，存储器装置108是在裸片402上实施。裸片402的左侧及右侧通过中心轴404来识别，所述中心轴404经过裸片402的中心。裸片402包含多个边缘。例如，裸片402具有边缘406-1(例如，如所描绘的左边缘)，所述边缘406-1在中心轴404的左边。裸片402还具有边缘406-2(例如，如所描绘的右边缘)，所述边缘406-2在中心轴404的右边。

35、存储器装置108包含多个存储器阵列202，例如两个存储器阵列202-1及202-2。存储器阵列202-1定位在裸片402的左侧上，且存储器阵列202-2定位在裸片402的右侧上。存储器装置108可处理涉及存储器阵列202-1及202-2的联合操作或独立操作的存储器请求。尽管存储器装置108被说明为具有呈特定物理布置的两个存储器阵列，但存储器装置108可利用不同数量的存储器阵列或不同物理布置实践本文中所描述的技术及/或并入本文中所描述的原理。

36、如所说明，接口204包含数据引脚408、读取数据选通引脚410(rdqs引脚410)、写入时钟引脚412(wck引脚412)、命令及地址引脚414(ca引脚414)、芯片选择引脚416以及时钟引脚418(ck引脚418)。在一些实施方案中，数据引脚408耦合到互连件106的数据总线118且在写入或读取操作期间使数据能够在传输器302与接收器306之间传递。写入时钟引脚412可耦合到互连件106的时钟总线且使存储器装置108能够从存储器控制器114接收第一差分写入时钟信号122-1及第二差分写入时钟信号122-2。命令及地址引脚414可耦合到互连件106的命令及地址总线116且使存储器装置108能够从存储器控制器114接收命令及地址信号。时钟引脚418可耦合到互连件106的时钟总线且使存储器装置108能够从存储器控制器114接收时钟信号(例如，命令及地址时钟)。

37、在这个实例中，命令及地址引脚414定位成更接近中心轴404而不是边缘406-1或406-2。换句话说，与边缘406-1到406-2中的任一者相比较，命令及地址引脚414定位成更靠近中心轴404。为了提供联合地或单独地操作存储器阵列202-1及202-2的灵活性，引脚408到412的第一部分定位在裸片402的左侧上(例如，在中心轴404与边缘406-1之间)。而且，引脚408到412的第二部分定位在裸片402的右侧上(例如，在中心轴404与边缘406-2之间)。以这种方式，命令及地址引脚414以及时钟引脚418定位在不同组写入时钟引脚412之间(例如，定位在左侧上的第一组写入时钟引脚412与定位在右侧上的第二组写入时钟引脚412之间)。

38、写入时钟引脚412包含第一引脚420-1到420-4。第一组第一引脚420(例如，引脚420-1及420-2)定位在左边。第二组第一引脚420(例如，引脚420-3及420-4)定位在右边。存储器装置108使用第一引脚420-1到420-4接收第一差分写入时钟信号122-1。

39、写入时钟引脚412还包含第二引脚422-1到422-4。第一组第二引脚422(例如，引脚422-1及422-2)定位在左边。第二组第二引脚422(例如，引脚422-3及422-4)定位在右边。存储器装置108使用第二引脚422-1到422-4接收第二差分写入时钟信号122-2。

40、存储器装置108可使用在左边的第一组写入时钟引脚412处接收的写入时钟信号122-1及122-2处理与在左边的第一组数据引脚408处呈现的数据相关联的存储器请求。同样地，存储器装置108可使用在右边的第二组写入时钟引脚412处接收的写入时钟信号122-1及122-2执行与在右边的第二组数据引脚408处呈现的数据相关联的另一存储器操作。

41、存储器控制器114及存储器装置108可执行写入时钟均衡以使在引脚420-1、420-2、422-1及422-2处接收的差分写入时钟信号122-1及122-2与在引脚420-3、420-4、422-3及422-4处接收的差分写入时钟信号122-1及122-2同步。关于图8进一步描述写入时钟均衡的实例。使在不同组写入时钟引脚412处接收的差分写入时钟信号122-1及122-2同步实现存储器阵列202-1及202-2的伪通道操作。

42、为清晰起见，术语“引脚”在本文中被用来指代在裸片402处用以实现与其它裸片、封装及/或装置的通信的电触点或连接。因此，“引脚”可包含延伸穿过塑料或其它封装的电触点，或“引脚”可对应于安置在裸片402上的术语“垫”(且可被包装覆盖)或与其可互换地使用。在一些情况下，裸片402的引脚—例如，在接口204处—可沿着行物理地定位或定位成线性布置，如图4中所展示。

43、图4的接口204使存储器阵列202-1及202-2能够以两组写入时钟引脚412为代价联合地或独立地操作。为了减少接口204内的引脚的数量，可省略时钟引脚418，如关于图5进一步描述。

44、图5说明可接收具有不同相位的多个差分写入时钟信号的另一实例存储器装置108。图5的接口204与图4的接口204类似，不同之处在于图5的接口204不包含图4中所展示的时钟引脚418。在这种情况下，在第一引脚420-1及420-2处接收的第一差分写入时钟信号122-1充当时钟信号或参考时钟信号。例如，存储器装置108可使用在第一引脚420-1及420-2处接收的第一差分写入时钟信号122-1来接收在命令及地址引脚414处接收的命令及地址信号。

45、存储器装置108还可使用第一引脚420-1及420-2处的第一差分写入时钟信号122-1作为用于写入时钟均衡的参考信号。在一些方面中，存储器控制器114及存储器装置108执行写入时钟均衡以使在引脚420-1、420-2、422-1及422-2处接收的差分写入时钟信号122-1及122-2中的一或多者与在引脚420-3、420-4、422-3及422-4处接收的相应差分写入时钟信号122-1及122-2中的一或多者同步。关于图8进一步描述写入时钟均衡的实例。使在不同组写入时钟引脚412处接收的差分写入时钟信号122-1与122-2同步实现存储器阵列202-1及202-2的伪通道操作。

46、通过省略时钟引脚418，图5的存储器装置108可具有相对于图4的存储器装置108更少的引脚。存储器装置108的另一配置可具有相对于图5的存储器装置108更少的引脚，如关于图6进一步描述。

47、图6说明可接收具有不同相位的多个差分写入时钟信号的又一实例存储器装置108。在所描绘配置中，大多数命令及地址引脚414定位在裸片402的一侧上。在这个实例中，更大数量的命令及地址引脚414定位在中心轴404的右侧上(例如，在中心轴404与边缘404-2之间)。因而，与相对边缘404相比，命令及地址引脚414通常定位成更接近边缘404中的一者。例如，与边缘404-1相比较，图6中所展示的命令及地址引脚414通常定位成更靠近边缘404-2。换句话说，命令及地址引脚414定位在写入时钟引脚412的一侧(例如，右侧)上。

48、在这种情况下，接口204包含四个写入时钟引脚420-1、420-2、422-1及422-2，而不是图4及5中所展示的八个写入时钟引脚420-1到420-4及422-1到422-4。以这种方式，图6的接口204可利用相对于图4及5的接口204更少的引脚来实施。在一些情况下，由于耦合到安置在裸片402上的对应垫中的相应者的引脚的数量较小，可在较小裸片上实施存储器装置108。

49、图7说明在存储器控制器114与存储器装置108之间用以实现使用具有不同相位的多个差分写入时钟信号的实例操作及信令。在702处，存储器控制器114及存储器装置108执行读取训练。在一些情况下，读取训练可作为基于读取/写入的训练的部分来执行。读取训练使存储器控制器114能够调整第二相位124-2，使得第一差分写入时钟信号122-1与第二差分写入时钟信号122-2之间的相位偏移约是90度。通过利用存储器装置108执行读取训练，存储器控制器114可在不使用额外复杂或昂贵的电路系统的情况下维持第一与第二差分写入时钟信号122-1与122-2之间的90度相位偏移。

50、作为读取训练的部分，在704处，存储器控制器114将差分写入时钟信号122-1及122-2传输到存储器装置108。存储器装置108在写入时钟引脚412处接收差分写入时钟信号122-1及122-2。此时，随着读取训练开始，第一相位124-1与第二位124-2之间的差可能不是约90度。换句话说，这个差可比90度小或大某一量，所述量可能负面地影响存储器装置108处理存储器请求或与存储器控制器114通信的能力。

51、在706处，存储器控制器114通过互连件106将读取请求708传输到存储器装置108。读取请求708命令存储器装置108从存储器阵列202读取数据。在一些情况下，存储器控制器114还将训练数据传输到存储器装置108。训练数据的传输可先于读取请求708的传输。存储器装置108可在数据引脚408处接收训练数据且使用差分写入时钟信号122-1及122-2将训练数据写入到存储器阵列202。

52、在710处，存储器装置108响应于读取请求708，使用数据引脚408通过互连件106将读取数据712(例如，数据)传输到存储器控制器114。特定来说，存储器装置108使用第一差分写入时钟信号122-1及第二差分写入时钟信号122-2来产生读取数据选通(rdqs)信号，所述rdqs信号控制读取数据712的时序。在一些情况下，读取数据712包含训练数据的非反转或反转版本。

53、在714处，存储器控制器114将读取数据712与“预期”数据进行比较以检测由第一与第二差分写入时钟信号122-1与122-2之间的相位偏移不等于约90度(例如，不介于约89度与91度之间)引起的任何失真。

54、在716处，存储器控制器114基于714处的比较使用时钟电路系统120来调整第二相位124-2。例如，存储器控制器114改变与第二差分写入时钟信号122-1相关联的相位延迟以致使第一与第二差分写入时钟信号122-1与122-2之间的相位偏移接近90度。通过执行读取训练，存储器控制器114可维持第一差分写入时钟信号122-1与第二差分写入时钟信号122-2之间的90度相位偏移。在一些情况下，存储器控制器114可在执行读取训练之前使第一差分写入时钟信号122-1与参考时钟同步。关于图8进一步描述这种同步。

55、图8说明在存储器控制器114与存储器装置108之间用以实现使用具有不同相位的多个差分写入时钟信号的其它实例操作及信令。在802处，存储器控制器114及存储器装置108执行写入时钟均衡(或均衡)。写入时钟均衡使存储器控制器114能够将第一差分写入时钟信号122-1的上升沿与参考时钟的上升沿对准。以这种方式，写入时钟均衡可使第一差分写入时钟信号122-1与参考时钟同步。

56、作为写入时钟均衡的部分，在804处，存储器控制器114通过互连件106将第一差分写入时钟信号122-1传输到存储器装置108。存储器装置108在写入时钟引脚412处接收第一差分写入时钟信号122-1。例如，存储器装置108可在图4及6中的第一引脚420-1及420-2处接收第一差分写入时钟信号122-1。作为另一实例，存储器装置108可在图5中的第一引脚420-3及420-4处接收第一差分写入时钟信号122-1。

57、在806处，存储器控制器114通过互连件106将参考时钟信号808传输到存储器装置108。虽然单独地展示，但在一些方面中，可在相同时间间隔期间传输第一差分写入时钟信号122-1及参考时钟信号808。在一些实施方案中，参考时钟信号808表示时钟信号810(例如，命令及地址时钟信号)，所述时钟信号810是在图6中的时钟引脚418处接收。在其它实施方案中，参考时钟信号808表示第一差分写入时钟信号122-1的另一例子，其被提供在存储器装置108的其它写入时钟引脚412处。考虑图4及5中的两组写入时钟引脚412。在这种情况下，在第一引脚420-1及420-2处接收的第一差分写入时钟信号122-1表示参考时钟信号808，且在第一引脚420-3及420-4处接收的第一差分写入时钟信号122-1表示存储器控制器114将调整其时序以实现同步的信号。

58、在812处，存储器装置108将第一差分写入时钟信号122-1的上升沿与参考时钟信号808的上升沿进行比较。特定来说，存储器装置108的时钟电路系统212可检测第一差分写入时钟信号122-1的上升沿是早于还是晚于参考时钟信号808的上升沿。

59、在814处，存储器装置108使用数据引脚408通过互连件106将反馈信号816传输到存储器控制器114。反馈信号816包含从812处的比较确定的信息。例如，反馈信号816包含第一差分写入时钟信号122-1的上升沿与参考时钟信号808的上升沿之间的时序差818的指示。

60、在820处，存储器控制器114调整与第一差分写入时钟信号122-1相关联的相位延迟。例如，存储器控制器114可增加或减少与第一差分写入时钟信号122-1相关联的相位延迟以使第一差分写入时钟信号122-1与参考时钟信号808同步。

61、702处的读取训练及802处的写入时钟均衡可作为训练操作的部分来执行。在实例训练操作中，存储器控制器114及存储器装置108在执行写入时钟均衡之前执行命令总线训练(cbt)。另外，存储器控制器114及存储器装置108还可在写入时钟均衡之后执行读取训练。

62、实例方法

63、本章节参考图9及10的流程图表及流程图描述用于使用具有不同相位的多个差分写入时钟信号的实例方法。这些描述还可仅以实例的方式提及图1到6中所描绘的组件、实体及其它方面。所描述方法不一定限于由在一个装置上操作的一个实体或多个实体来执行。

64、图9说明流程图900，其包含操作902到906。这些操作可由存储器装置108来执行以实施使用具有不同相位的多个差分写入时钟信号的方面。在902处，从存储器控制器接收具有第一相位的第一差分写入时钟信号。在若干方面中，存储器装置108在第一引脚420处接收第一差分写入时钟信号122-1。第一差分写入时钟信号122-1具有第一相位124-1且由两个互补信号组成。这些互补信号中的一者具有第一相位124-1，且这些互补信号中的另一者具有与第一相位124-1偏移约180度的第三相位。

65、在904处，从存储器控制器接收具有与第一相位不同的第二相位的第二差分写入时钟信号。例如，存储器装置108在第二引脚422处接收第二差分写入时钟信号122-2。第二差分写入时钟信号122-2具有与第一相位124-1不同的第二相位124-2。例如，第二相位124-2可与第一相位124-1相差约90度。第二差分写入时钟信号122-2由两个互补信号组成。这些互补信号中的一者具有第二相位124-2，且这些互补信号中的另一者具有与第二相位124-2偏移约180度的第四相位。

66、在906处，使用第一差分写入时钟信号及第二差分写入时钟信号处理存储器操作。例如，存储器装置108使用由第一差分写入时钟信号122-1及第二差分写入时钟信号122-2提供的时序处理写入请求。特定来说，存储器装置108响应于第一差分写入时钟信号122-1及第二差分写入时钟信号122-2而对在数据引脚408处提供的数据信号进行采样。另外或替代地，存储器装置108使用由第一差分写入时钟信号122-1及第二差分写入时钟信号122-2提供的时序处理读取请求708。例如，存储器装置108基于第一差分写入时钟信号122-1及第二差分写入时钟信号122-2来产生读取数据选通信号(例如，读取时钟信号)。读取数据选通信号控制存储器装置108传输到存储器控制器114的作为读取请求的部分的数据的时序。

67、图10说明流程图1000，其包含操作1002到1006。这些操作可由(例如，主机装置104的)存储器控制器114来执行以实施使用具有不同相位的多个差分写入时钟信号的方面。

68、在1002处，产生具有第一相位的第一差分写入时钟信号。例如，存储器控制器114的时钟电路系统120产生第一差分写入时钟信号122-1，如图1中所展示。第一差分写入时钟信号122-1具有第一相位124-1。

69、在1004处，产生具有与第一相位不同的第二相位的第二差分写入时钟信号。例如，存储器控制器114的时钟电路系统120产生第二差分时钟信号122-2，如图1中所展示。第二差分写入时钟信号122-2具有与第一相位124-1不同的第二相位124-2。例如，第二相位124-2可与第一相位124-1相差约90度。在一些实施方案中，时钟电路系统120基于第一差分写入时钟信号122-1来产生第二差分时钟信号122-2。例如，时钟电路系统120可将相位延迟施加到第一差分写入时钟信号122-1以产生第二差分时钟信号122-2。

70、在1006处，通过互连件将第一差分写入时钟信号及第二差分写入时钟信号传输到存储器装置。例如，存储器控制器114通过互连件106将第一差分写入时钟信号122-1及第二差分写入时钟信号122-2传输到存储器装置108，如图1中所展示。通过使存储器控制器114为存储器装置108产生第一差分写入时钟信号122-1及第二差分写入时钟信号122-2，可在没有可进入亚稳态的一些组件(例如时钟分频器电路)的情况下实施存储器装置108。

71、针对上文所描述的流程图表及流程图，展示及/或描述操作的顺序并不意欲于被解释为限制性的。所描述过程操作的任何数目或组合可以任何顺序组合或重新布置以实施给定方法或替代方法。操作也可从所描述方法省略或添加到所描述方法。此外，所描述操作可以完全或部分重叠的方式实施。

72、这些方法或操作的方面可在例如硬件(例如，固定逻辑电路系统或与存储器结合的处理器)、固件或其某一组合中实施。所述方法可使用图1到6中所展示的设备、系统或组件中的一或多者来实现，其组件可被进一步划分、组合、重新布置等等。这些图中的装置、系统及组件通常表示固件，例如可执行代码或其动作；硬件，例如电子装置、封装模块、ic芯片或电路；软件，例如处理器可执行指令；或其组合。所说明设备102及组件200包含例如存储器控制器114、互连件106及存储器装置108。图1到6说明能够实施所描述方法的许多可能系统或设备中的一些。

73、计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，所述通信媒体包含促进计算机程序(例如，应用程序)或数据从一个实体传送到另一实体的任何媒体。非暂时性计算机存储媒体可为可由计算机存取的任何可用媒体，例如ram、rom、快闪存储器、eeprom、光学媒体及磁性媒体。

74、在下文中，描述用于实施具有不同相位的多个差分写入时钟信号的方面的各种实例：

75、实例1：一种设备，其包括：

76、至少一个存储器阵列；及

77、接口，其耦合到所述至少一个存储器阵列且经配置以耦合到互连件，所述接口包括：

78、至少一组第一引脚，其经配置以从存储器控制器接收经过所述互连件的第一差分写入时钟信号，所述第一差分写入时钟信号具有第一相位；及

79、至少一组第二引脚，其经配置以从所述存储器控制器接收经过所述互连件的第二差分写入时钟信号，所述第二差分写入时钟信号具有与所述第一相位不同的第二相位。

80、实例2：根据实例1或任一其它实例所述的设备，其中所述第二相位与所述第一相位相差约90度。

81、实例3：根据实例2或任一其它实例所述的设备，其中所述第二相位与所述第一相位之间的差介于约89与91度之间。

82、实例4：根据实例3或任一其它实例所述的设备，其中所述第二相位与所述第一相位相差约90度以使所述设备能够与所述存储器控制器通信。

83、实例5：根据实例1或任一其它实例所述的设备，其进一步包括：

84、逻辑电路系统，其耦合到所述至少一个存储器阵列及所述接口，所述逻辑电路系统经配置以：

85、与所述至少一个存储器阵列及所述接口通信；及

86、使用所述第一差分写入时钟信号及所述第二差分写入时钟信号处理存储器请求。

87、实例6：根据实例1或任一其它实例所述的设备，其中所述第一差分写入时钟信号及所述第二差分写入时钟信号的频率基本上类似。

88、实例7：根据实例1或任一其它实例所述的设备，其中：

89、所述第一差分写入时钟信号包括具有所述第一相位的第一信号及具有与所述第一相位相差约180度的相位的第二信号；

90、所述第二差分写入时钟信号包括具有所述第二相位的第一信号及具有与所述第二相位相差约180度的相位的第二信号；

91、所述至少一组第一引脚经配置以从所述存储器控制器接收经过所述互连件的所述第一差分写入时钟信号的所述第一信号及所述第一差分写入时钟信号的所述第二信号；且

92、所述至少一组第二引脚经配置以从所述存储器控制器接收经过所述互连件的所述第二差分写入时钟信号的所述第一信号及所述第二差分写入时钟信号的所述第二信号。

93、实例8：根据实例1或任一其它实例所述的设备，其进一步包括耦合到所述至少一个存储器阵列及所述接口的逻辑电路系统，所述逻辑电路系统经配置以：

94、使用所述第一差分写入时钟信号及所述第二差分写入时钟信号处理读取请求，所述读取请求与训练操作相关联；及

95、通过所述接口，经由所述互连件将与所述读取请求相关联的数据传输到所述存储器控制器。

96、实例9：根据实例8或任一其它实例所述的设备，其中所述逻辑电路系统进一步经配置以通过所述互连件从所述存储器控制器接收另一第二差分写入时钟信号，所述另一第二差分写入时钟信号具有基于所述数据的传输的经调整相位延迟。

97、实例10：根据实例1或任一其它实例所述的设备，其中：

98、所述至少一组第一引脚包括第一组第一引脚及第二组第一引脚；

99、所述至少一组第二引脚包括第一组第二引脚及第二组第二引脚；

100、所述接口包括经配置以耦合到所述互连件的命令及地址总线的第三引脚；

101、所述第三引脚定位在所述第一组第一引脚与所述第二组第一引脚之间；且

102、所述第三引脚定位在所述第一组第二引脚与所述第二组第二引脚之间。

103、实例11：根据实例10或任一其它实例所述的设备，其中所述接口包括：

104、第一组第四引脚，其经配置以耦合到所述互连件的数据总线，所述第一组第四引脚定位成更靠近所述第一组第一引脚而非所述第二组第一引脚且定位成更靠近所述第一组第二引脚而非所述第二组第二引脚；及

105、第二组第四引脚，其经配置以耦合到所述互连件的所述数据总线，所述第二组第四引脚定位成更靠近所述第二组第一引脚而非所述第一组第一引脚且定位成更靠近所述第二组第二引脚而非所述第一组第二引脚。

106、实例12：根据实例11或任一其它实例所述的设备，其进一步包括耦合到所述至少一个存储器阵列及所述接口的逻辑电路系统，所述逻辑电路系统经配置以：

107、使用在所述第一组第一引脚处接收的所述第一差分写入时钟信号及在所述第一组第二引脚处接收的所述第二差分写入时钟信号处理与在所述第一组第四引脚处呈现的数据相关联的存储器请求；及

108、使用在所述第二组第一引脚处接收的所述第一差分写入时钟信号及在所述第二组第二引脚处接收的所述第二差分写入时钟信号处理与在所述第二组第四引脚处呈现的其它数据相关联的另一存储器请求。

109、实例13：根据实例12或任一其它实例所述的设备，其中所述逻辑电路系统经配置以利用所述存储器控制器执行均衡操作以使在所述第一组第一引脚处接收的所述第一差分写入时钟信号与在所述第二组第一引脚处接收的所述第一差分写入时钟信号同步。

110、实例14：根据实例13或任一其它实例所述的设备，其中所述逻辑电路系统经配置以：

111、将在所述第一组引脚处接收的所述第一差分写入时钟信号的上升沿与在所述第二组第一引脚处接收的所述第一差分写入时钟信号的上升沿进行比较；及

112、通过所述接口，将反馈信号传输到所述存储器控制器，所述反馈信号包括在所述第一组第一引脚处接收的所述第一差分写入时钟信号与在所述第二组第一引脚处接收的所述第一差分写入时钟信号之间的时序差的指示。

113、实例15：根据实例11或任一其它实例所述的设备，其中：

114、所述接口包括经配置以从所述存储器控制器接收经过所述互连件的时钟信号的至少一个第五引脚；

115、所述至少一个第五引脚定位在所述第一组第一引脚与所述第二组第一引脚之间；且

116、所述至少一个第五引脚定位在所述第一组第二引脚与所述第二组第二引脚之间。

117、实例16：根据实例15或任一其它实例所述的设备，其中所述时钟信号具有与所述第一差分写入时钟信号的频率及所述第二差分写入时钟信号的频率不同的频率。

118、实例17：根据实例15或任一其它实例所述的设备，其进一步包括耦合到所述至少一个存储器阵列及所述接口的逻辑电路系统，所述逻辑电路系统经配置以使用所述时钟信号在所述第三引脚处接收命令及地址信号。

119、实例18：根据实例10或任一其它实例所述的设备，其进一步包括耦合到所述至少一个存储器阵列及所述接口的逻辑电路系统，所述逻辑电路系统经配置以使用在所述第一组第一引脚处接收的所述第一差分时钟信号在所述第三引脚处接收命令及地址信号。

120、实例19：根据实例1或任一其它实例所述的设备，其中所述接口包括：

121、第三引脚，其经配置以耦合到所述互连件的命令及地址总线，所述第三引脚定位在所述至少一组第一引脚及所述至少一组第二引脚的同一侧上；及

122、至少一个第五引脚，其经配置以从所述存储器控制器接收经过所述互连件的时钟信号。

123、实例20：根据实例19或任一其它实例所述的设备，其中：

124、所述至少一组第一引脚包括单组第一引脚；且

125、所述至少一组第二引脚包括单组第二引脚。

126、实例21：根据实例19或任一其它实例所述的设备，其进一步包括耦合到所述至少一个存储器阵列及所述接口的逻辑电路系统，所述逻辑电路系统经配置以利用所述存储器控制器执行均衡操作以使在所述第一组第一引脚处接收的所述第一差分写入时钟信号与在所述至少一个第五引脚处接收的所述时钟信号同步。

127、实例22：根据实例1或任一其它实例所述的设备，其进一步包括至少一个存储器装置，所述至少一个存储器装置包括所述至少一个存储器阵列及所述接口。

128、实例23：一种方法，其包括：

129、从存储器控制器接收具有第一相位的第一差分写入时钟信号；

130、从所述存储器控制器接收具有与所述第一相位不同的第二相位的第二差分写入时钟信号；及

131、使用所述第一差分写入时钟信号及所述第二差分写入时钟信号处理存储器请求。

132、实例24：根据实例23或任一其它实例所述的方法，其中所述第二相位与所述第一相位相差约90度。

133、实例25：根据实例24或任一其它实例所述的方法，其进一步包括：

134、使用所述第一差分写入时钟信号及所述第二差分写入时钟信号处理读取请求，所述读取请求与训练操作相关联；

135、将与所述读取请求相关联的数据传输到所述存储器控制器；及

136、从所述存储器控制器接收另一第二差分写入时钟信号，所述另一第二差分写入时钟信号具有基于所述数据的传输的经调整相位延迟。

137、实例26：根据实例23或任一其它实例所述的方法，其进一步包括利用所述存储器控制器执行均衡操作以使所述第一差分写入时钟信号与参考时钟信号同步。

138、实例27：根据实例26或任一其它实例所述的方法，其中所述时钟信号包括命令及地址时钟信号或所述第一差分写入时钟信号的另一例子。

139、实例28：一种设备，其包括：

140、接口，其经配置以耦合到互连件；及

141、时钟电路系统，其耦合到所述接口且经配置以：

142、产生具有第一相位的第一差分写入时钟信号；

143、产生具有与所述第一相位相差约90度的第二相位的第二差分写入时钟信号；及

144、通过所述接口，经由所述互连件将所述第一差分写入时钟信号及所述第二差分写入时钟信号传输到存储器装置。

145、实例29：根据实例28或任一其它实例所述的设备，其中所述第二相位与所述第一相位相差约90度。

146、实例30：根据实例28或任一其它实例所述的设备，其中所述时钟电路系统经配置以：

147、通过所述接口，从所述存储器装置接收数据，所述数据与读取请求相关联；及

148、基于所述数据，调整与所述第二差分写入时钟信号相关联的相位延迟以使所述第二相位与所述第一相位相差约90度。

149、实例31：根据实例28或任一其它实例所述的设备，其中所述时钟电路系统经配置以：

150、通过所述接口，经由所述互连件将参考时钟信号传输到所述存储器装置；

151、从所述存储器装置接收所述第一差分写入时钟信号与参考时钟信号之间的时序差的指示；及

152、调整与所述第一差分写入时钟信号相关联的相位延迟以使所述第一差分写入时钟信号与所述参考时钟信号同步。

153、实例32：根据实例28或任一其它实例所述的设备，其中：

154、所述设备包括主机装置，所述主机装置包含存储器控制器；且

155、所述存储器控制器包括所述时钟电路系统。

156、实例33：一种方法，其包括：

157、产生具有第一相位的第一差分写入时钟信号；

158、产生具有与所述第一相位不同的第二相位的第二差分写入时钟信号；及

159、通过互连件将所述第一差分写入时钟信号及所述第二差分写入时钟信号传输到存储器装置。

160、实例34：根据实例33或任一其它实例所述的方法，其中所述第二相位与所述第一相位相差约90度。

161、实例35：根据实例33或任一其它实例所述的方法，其进一步包括：

162、从所述存储器装置接收数据，所述数据与读取请求相关联；及

163、基于所述数据，调整与所述第二差分写入时钟信号相关联的相位延迟以使所述第二相位与所述第一相位相差约90度。

164、实例36：根据实例33或任一其它实例所述的方法，其进一步包括：

165、通过所述互连件将参考时钟信号传输到所述存储器装置；

166、从所述存储器装置接收所述第一差分写入时钟信号与所述参考时钟信号之间的时序差的指示；及

167、调整与所述第一差分写入时钟信号相关联的相位延迟以使所述第一差分写入时钟信号与所述参考时钟信号同步。

168、除非上下文另有规定，否则本文中使用词语“或”可被视为使用“包含性或”或者准许包含或应用由词语“或”连结的一或多个品项的项目(例如，短语“a或b”可被解释为准许仅“a”、准许仅“b”或准许“a”及“b”两者)。而且，如本文中所使用，提及品项列表中的“至少一者”的短语是指那些品项的任何组合，包含单个成员。例如，“a、b或c中的至少一者”可涵盖a、b、c、a-b、a-c、b-c及a-b-c，以及具有多个相同元素的任何组合(例如，a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c及c-c-c，或a、b及c的任何其它排序)。此外，附图中所表示的品项及本文中所论述的项目可指示一或多个品项或者项目，且因此在本书面描述中可互换地引用单数或复数形式的品项及项目。

169、结论

170、尽管使用具有不同相位的多个差分写入时钟信号的方面已用特定于某些特征及/或方法的语言进行描述，但所附权利要求书的主题不一定限于所描述的具体特征或方法。相反，所述具体特征及方法作为使用具有不同相位的多个差分写入时钟信号的多种实例实施方案来公开。