存储器装置及其页面缓冲电路的制作方法

本公开内容是有关于一种存储器装置及其页面缓冲电路。

背景技术：

1、集成电路存储器装置变得越来越小且越来越快。对于存储器装置的尺寸的一项限制，起因于从一页面缓冲电路中的多个页面缓冲器传输数据的一数据总线的占据面积。此外，存储器速度会受到在数据传输期间出现的寄生电容的限制。

技术实现思路

1、本公开内容说明用于例如，通过提供页面缓冲电路(其中数据总线(dbus))是通过连接页面缓冲器的内部数据线(internal data line，idl)而形成，来管理存储器装置中的页面缓冲电路的方法、系统、装置、电路及技术。

2、本公开内容的某些实施例说明多种存储器装置。例如，一种存储器装置的例子包括：一存储单元阵列，包括多个存储单元；一页面缓冲电路，包括耦接至此存储单元阵列的多个页面缓冲器，每个页面缓冲器包括多个锁存器以及被配置以耦接此些锁存器的一内部数据线(idl)；以及一高速缓冲存储器电路，包括多个高速缓存。所述多个页面缓冲器的内部数据线是被配置成导电地连接在一起，用于形成一数据总线(dbus)，将此页面缓冲电路导电地连接至此高速缓冲存储器电路用于数据传输。

3、本公开的实施例及其他说明的存储器装置可具有至少下述特征的一个或多个。

4、在某些实施方式中，存储器装置包括多条位线，耦接在此存储单元阵列与此页面缓冲电路之间。所述多个页面缓冲器的每个页面缓冲器是通过多个位线的一对应的位线，而导电地连接至存储单元阵列中的一对应的存储单元。

5、在某些实施方式中，所述多个页面缓冲器的每个页面缓冲器包括：一预充电晶体管，配置成用于将页面缓冲器的内部数据线耦接至一电源电压；一感测晶体管，配置成用于感测存储单元阵列的一存储单元的一状态；及一选通晶体管，配置成用于将感测晶体管耦接至页面缓冲器的内部数据线。

6、在某些实施方式中，所述多个页面缓冲器都包括页面缓冲器的所述多个锁存器用的一对应的选择晶体管，用于将锁存器耦接至页面缓冲器的内部数据线，以使内部数据线通过相对应的选择晶体管耦接此些锁存器。

7、在某些实施方式中，存储器装置包括在所述多个页面缓冲器中的邻近的内部数据线之间的多个连接晶体管。所述多个连接晶体管被配置成用于：被导通以导电地连接对应于连接晶体管的一对邻近的内部数据线，及被关断以电性地隔离对应于连接晶体管的此对邻近的内部数据线。

8、在某些实施方式中，所述多个连接晶体管的每个连接晶体管包括：一第一端子，导电地连接至对应于连接晶体管的此对邻近的内部数据线的一第一idl；一第二端子，导电地连接至对应于连接晶体管的此对邻近的内部数据线的一第二内部数据线；及一栅极端子，配置成用于接收用于导通或关断此连接晶体管的一控制信号。

9、在某些实施方式中，存储器装置包括一控制电路，用于：关至少一连接晶体管的，用于电性地隔离此些页面缓冲器的一第一页面缓冲器的一第一内部数据线与其他页面缓冲器的其他内部数据线；及当第一内部数据线与其他内部数据线电性地隔离时，控制第一页面缓冲器中的至少一晶体管，用于感测来自存储单元阵列的数据并使感测数据通过第一内部数据线传输至第一页面缓冲器的一锁存器，用于储存感测数据。

10、在某些实施方式中，关断所述多个连接晶体管的至少一者包括：关断所有连接晶体管，用于电性地隔离所述多个页面缓冲器的每条内部数据线与所述多个页面缓冲器的其他每条内部数据线。控制电路被配置成用于：当所述多个页面缓冲器的一内部数据线与所述多个页面缓冲器的其他每条内部数据线电性地隔离时，控制所述多个页面缓冲器的每个页面缓冲器中的至少一晶体管，用于同时与此些页面缓冲器的每一个执行一读取操作。

11、在某些实施方式中，控制电路被配置成用于：导电地连接第一内部数据线至一电源电压，以预充电第一内部数据线；在第一内部数据线被预充电至一预充电电压以后，导电地连接第一内部数据线至被导通的一感测晶体管，使得如果存储单元阵列的一存储单元的一状态对应至位″0″，则第一内部数据线通过此感测晶体管放电，或如果存储单元阵列的此存储单元的状态对应至位″1″，则第一内部数据线维持于预充电电压；及导电地连接第一页面缓冲器的锁存器至第一内部数据线，使锁存器储存对应于第一内部数据线的一电压电平的数据。

12、在某些实施方式中，存储器装置包括一控制电路，配置成用于：关断此些连接晶体管的至少一者，用于电性地隔离所述多个页面缓冲器的一第一页面缓冲器的一第一内部数据线与此些页面缓冲器的其他页面缓冲器的其他内部数据线；及当此内部数据线与其他内部数据线电性地隔离时，控制第一页面缓冲器中的至少一晶体管，用于使储存于第一页面缓冲器的一第一锁存器中的数据被从第一内部数据线传输至第一页面缓冲器的一第二锁存器。

13、在某些实施方式中，控制电路被配置成用于：导电地连接第一内部数据线至一电源电压，以预充电第一内部数据线；及导电地连接第一锁存器及第二锁存器至第一内部数据线，以将储存于第一锁存器中的数据传输至第二锁存器。

14、在某些实施方式中，存储器装置包括一控制电路，配置成用于：导通此些连接晶体管的至少一者以形成耦接至高速缓冲存储器电路的一第一数据总线，第一数据总线包括所述多个页面缓冲器的一第一页面缓冲器的一第一内部数据线；及控制第一页面缓冲器中的至少一晶体管，用于导致储存于第一页面缓冲器的一锁存器中的数据被传输通过第一数据总线到达高速缓冲存储器电路。

15、在某些实施方式中，此控制电路被配置成用于：当形成第一数据总线时，关断此些连接晶体管的一第二连接晶体管，以电性地隔离第一内部数据线与邻接第一内部数据线的一第二内部数据线。

16、在某些实施方式中，第一数据总线包括第一内部数据线及所述多个页面缓冲器的至少另一页面缓冲器的至少另一内部数据线，此至少另一内部数据线是导电地被配置在第一内部数据线与高速缓冲存储器电路之间。储存于第一页面缓冲器的锁存器中的数据，是通过第一内部数据线及通过至少另一内部数据线被传输至高速缓冲存储器电路。

17、在某些实施方式中，控制电路被配置成用于：导通第一页面缓冲器的一预充电晶体管，用于将第一数据总线导电地连接至用于预充电第一数据总线的一电源电压；关断预充电晶体管；及随后关断预充电晶体管，导通第一页面缓冲器的一选择晶体管，用于将锁存器导电地连接至第一内部数据线。

18、在某些实施方式中，存储器装置包括一控制电路，配置成用于从每个页面缓冲器依序地传输数据至高速缓冲存储器电路。关于每个页面缓冲器的依序传输包括：控制所述多个连接晶体管以形成一对应的数据总线，以使相对应的数据总线从页面缓冲器的内部数据线开始并延伸，以将页面缓冲器导电地连接至高速缓冲存储器电路；及控制页面缓冲器的一个或多个晶体管，用于通过相对应的数据总线从页面缓冲器的一锁存器传输数据至高速缓冲存储器电路。

19、在某些实施方式中，存储器装置包括一控制电路，配置成用于在一第一相位的操作期间：控制所述多个连接晶体管以将所述多个页面缓冲器的内部数据线分配为：形成一第一群组的一条或多条第一内部数据线，对应于导电地连接至彼此的一个或多个第一页面缓冲器；及形成一第二群组的一条或多条第二内部数据线，对应于导电地连接至彼此并与第二群组的一条或多条第一内部数据线电性地隔离的一个或多个第二页面缓冲器；导电地连接一条或多条第一内部数据线至一电源电压，以预充电一条或多条第一内部数据线；及控制一个或多个第二页面缓冲器的一个或多个晶体管，用于从一个或多个第二页面缓冲器的一锁存器传输数据至一条或多条第二内部数据线。

20、在某些实施方式中，一条或多条第二内部数据线是导电地连接至高速缓冲存储器电路，以使一条或多条第二内部数据线形成一第一数据总线，第一数据总线使一个或多个第二页面缓冲器耦接至高速缓冲存储器电路。在第一相位的操作期间，来自一个或多个第二页面缓冲器的此锁存器的数据，是通过第一数据总线被传输至高速缓冲存储器电路。

21、在某些实施方式中，控制电路被配置成用于在第一相位的操作以后的一第二相位的操作期间：控制一个或多个第一页面缓冲器的一个或多个晶体管，用于从一个或多个第一页面缓冲器的一锁存器传输数据至一条或多条第一内部数据线；及导电地连接一条或多条第二内部数据线至电源电压，以预充电一条或多条第二内部数据线。

22、在某些实施方式中，控制电路被配置成用于在第二相位的操作以后的一第三相位的操作期间：控制此些连接晶体管用于将一条或多条第一内部数据线导电地连接至一条或多条第二内部数据线，以使来自一个或多个第一页面缓冲器的锁存器的数据从一条或多条第一内部数据线传输至一条或多条第二内部数据线与高速缓冲存储器电路。

23、在某些实施方式中，控制电路被配置成用于：控制所述多个连接晶体管以将所述多个页面缓冲器的内部数据线分配为：形成一第三群组的一条或多条第三内部数据线，对应于导电地连接至彼此的一个或多个第三页面缓冲器。一条或多条第三内部数据线邻接一条或多条第一内部数据线。控制电路更进一步配置成用于在第三相位的操作以后的一第四相位的操作期间：导电地连接一条或多条第一内部数据线至电源电压，以预充电一条或多条第一内部数据线；及控制一个或多个第三页面缓冲器的一个或多个晶体管，用于从一个或多个第三页面缓冲器的一锁存器传输数据至一条或多条第三内部数据线。

24、在某些实施方式中，控制电路被配置成用于在第四相位的操作以后的一第五相位的操作期间：控制此些连接晶体管以将一条或多条第一内部数据线导电地连接至一条或多条第三内部数据线，以使来自一个或多个第三页面缓冲器的锁存器的数据从一条或多条第三内部数据线被传输至一条或多条第一内部数据线；及导电地连接一条或多条第二内部数据线至电源电压，以预充电一条或多条第二内部数据线。

25、在某些实施方式中，控制电路被配置成用于在第五相位的操作以后的一第六相位的操作期间：控制所述多个连接晶体管以将一条或多条第二内部数据线导电地连接至一条或多条第一内部数据线，以使来自一个或多个第三页面缓冲器的锁存器的数据从一条或多条第一内部数据线传输至一条或多条第二内部数据线与高速缓冲存储器电路。

26、在某些实施方式中，所述多个页面缓冲器的内部数据线被配置在存储器装置的单一金属通道中。

27、在某些实施方式中，存储器装置包括在高速缓冲存储器电路及此些页面缓冲器的此些内部数据线的一第一内部数据线之间的一连接晶体管。连接晶体管被配置成用于：被导通，以将第一内部数据线导电地连接至高速缓冲存储器电路；以及被关断以电性地隔离第一内部数据线与高速缓冲存储器电路。

28、本公开内容的某些实施例说明多种页面缓冲电路。例如，一页面缓冲电路的一例包括多个页面缓冲器，每个页面缓冲器包括多个锁存器，以及被配置以耦接此些锁存器的一内部数据线(idl)。所述多个页面缓冲器的内部数据线被配置成导电地连接在一起，以形成一数据总线(dbus)供数据传输用。

29、本公开实施例及其他说明的页面缓冲电路可具有至少下述特征的一个或多个。

30、在某些实施方式中，页面缓冲电路包括在所述多个页面缓冲器中的邻近的内部数据线之间的多个连接晶体管。所述多个连接晶体管的每个连接晶体管被配置成用于：被导通以导电地连接对应于连接晶体管的一对邻近的内部数据线；以及被关断以电性地隔离对应于连接晶体管的此对邻近的内部数据线。

31、在某些实施方式中，所述多个页面缓冲器的内部数据线彼此连接被配置在存储器装置的单一金属通道中。

32、在某些实施方式中，所述多个页面缓冲器的每个页面缓冲器包括：一预充电晶体管，用于将页面缓冲器的内部数据线耦接至一电源电压；一感测晶体管，用于感测存储单元阵列的一存储单元的状态；及一选通晶体管，用于将感测晶体管导电地连接至页面缓冲器的内部数据线。

33、在某些实施方式中，页面缓冲电路可被控制用于执行一个或多个数据传输及/或数据读出操作，例如关于一存储器装置的上述提及的例子所说明的，以及例如本公开内容所说明的。

34、本公开内容的某些实施例说明多种方法。例如，所述方法包括上述针对存储器装置的例子的所述控制操作的任何一个。一种方法的一例包括控制一页面缓冲电路的多个连接晶体管，此页面缓冲电路包括耦接至一存储单元阵列的多个页面缓冲器，每个页面缓冲器包括多个锁存器及被配置以耦接所述多个锁存器的一内部数据线(内部数据线)，以及在所述多个页面缓冲器中的邻近的内部数据线之间的所述多个连接晶体管。所述多个连接晶体管的都用于：被导通以导电地连接对应于连接晶体管的一对邻近的内部数据线；以及被关断以电性地隔离对应于连接晶体管的此对邻近的内部数据线。

35、本公开实施例及其他说明的方法可具有至少下述特征的一个或多个。

36、在某些实施方式中，控制所述多个连接晶体管包括关断所述多个连接晶体管的至少一者，用于电性地隔离所述多个页面缓冲器的一第一页面缓冲器的一第一内部数据线与所述多个页面缓冲器的其他页面缓冲器的其他内部数据线。此方法还包括：当第一内部数据线与其他内部数据线电性地隔离时，控制第一页面缓冲器中的至少一晶体管，用于感测来自存储单元阵列的数据，并传输感测数据通过第一内部数据线到达第一页面缓冲器的一锁存器，用于储存感测数据。

37、在某些实施方式中，关断所述多个连接晶体管的至少一者包括关断所有连接晶体管，用于电性地隔离所述多个页面缓冲器的每条内部数据线与所述多个页面缓冲器的其他每条内部数据线。此方法包括：当所述多个页面缓冲器的每条内部数据线与所述多个页面缓冲器的其他每条内部数据线电性地隔离时，控制所述多个页面缓冲器的每个页面缓冲器中的至少一晶体管，用于同时与所述多个页面缓冲器的每一个执行一读取操作。

38、在某些实施方式中，此方法包括导电地连接第一内部数据线至一电源电压，以预充电第一内部数据线；在第一内部数据线被预充电至一预充电电压以后，导电地连接第一内部数据线至被导通的一感测晶体管，使得如果存储单元阵列的一存储单元的一状态对应至位″0″，则第一内部数据线通过感测晶体管放电，或如果存储单元阵列的存储单元的状态对应至位″1″，则第一内部数据线维持于预充电电压；及导电地连接第一页面缓冲器的锁存器至第一内部数据线，俾能使锁存器储存对应于第一内部数据线的一电压电平的数据。

39、在某些实施方式中，控制所述多个连接晶体管包括关断所述多个连接晶体管的至少一者，用于电性地隔离所述多个页面缓冲器的一第一页面缓冲器的一第一内部数据线与所述多个页面缓冲器的其他页面缓冲器的其他内部数据线。此方法包括：当此内部数据线与其他内部数据线电性地隔离时，控制第一页面缓冲器中的至少一晶体管，用于导致储存于第一页面缓冲器的一第一锁存器中的数据被传输通过第一内部数据线到达第一页面缓冲器的一第二锁存器。

40、在某些实施方式中，此方法包括导电地连接第一内部数据线至一电源电压，以预充电第一内部数据线；及导电地连接第一锁存器及第二锁存器至第一内部数据线，以将储存于第一锁存器中的数据传输至第二锁存器。

41、在某些实施方式中，控制此些连接晶体管包括：导通此些连接晶体管的至少一者以形成耦接至一高速缓冲存储器电路的一第一数据总线(dbus)，第一数据总线包括所述多个页面缓冲器的一第一页面缓冲器的一第一内部数据线；及控制第一页面缓冲器中的至少一晶体管，用于导致储存于第一页面缓冲器的一锁存器中的数据被传输通过第一数据总线到达高速缓冲存储器电路。

42、在某些实施方式中，此方法包括：当形成第一数据总线时，关断此些连接晶体管的一第二连接晶体管，以电性地隔离第一内部数据线与邻接第一内部数据线的一第二内部数据线。

43、在某些实施方式中，第一数据总线包括第一内部数据线及所述多个页面缓冲器的至少另一页面缓冲器的至少另一内部数据线，此至少另一内部数据线是导电地被配置在第一内部数据线与高速缓冲存储器电路之间。储存于第一页面缓冲器的锁存器中的数据，是通过第一内部数据线及通过至少另一内部数据线被传输至高速缓冲存储器电路。

44、在某些实施方式中，此方法包括：导通第一页面缓冲器的一预充电晶体管，用于将第一数据总线导电地连接至用于预充电第一数据总线的一电源电压；关断预充电晶体管；及随后关断预充电晶体管，导通第一页面缓冲器的一选择晶体管，用于将锁存器导电地连接至第一内部数据线。

45、在某些实施方式中，控制此些连接晶体管包括：从每个页面缓冲器依序传输数据至一高速缓冲存储器电路，其关于每个页面缓冲器包括：控制此些连接晶体管以形成一对应的数据总线(数据总线)，以使相对应的数据总线以页面缓冲器的内部数据线开始并延伸，以将页面缓冲器导电地连接至高速缓冲存储器电路；及控制页面缓冲器的一个或多个晶体管，用于通过相对应的数据总线从页面缓冲器的一锁存器传输数据至高速缓冲存储器电路。

46、在某些实施方式中，控制所述多个连接晶体管包括在一第一相位的操作期间：控制所述多个连接晶体管以将所述多个页面缓冲器的内部数据线分配为：一条或多条第一内部数据线，对应于导电地连接至彼此的一个或多个第一页面缓冲器；及一条或多条第二内部数据线，对应于导电地连接至彼此并与一条或多条第一内部数据线电性地隔离的一个或多个第二页面缓冲器。此方法包括：控制一个或多个第一页面缓冲器的一个或多个第一晶体管，用于从一个或多个第一页面缓冲器的一锁存器传输数据至一条或多条第一内部数据线；及导电地连接一条或多条第二内部数据线至一电源电压，以预充电一条或多条第二内部数据线。

47、在某些实施方式中，一条或多条第一内部数据线是导电地连接至一高速缓冲存储器电路，以使一条或多条第一内部数据线形成一第一数据总线，第一数据总线使一个或多个第一页面缓冲器耦接至此高速缓冲存储器电路。在第一相位的操作期间，来自一个或多个第一页面缓冲器的锁存器的数据，是通过第一数据总线被传输至高速缓冲存储器电路。

48、在某些实施方式中，一条或多条第二内部数据线是与所述多个页面缓冲器的其他内部数据线电性地隔离。

49、在某些实施方式中，此方法包括在第一相位的操作以后的一第二相位的操作期间：控制所述多个连接晶体管，用于将一条或多条第一内部数据线导电地连接至邻接一条或多条第一内部数据线的一第三内部数据线，以使来自一个或多个第一页面缓冲器的锁存器的数据从一条或多条第一内部数据线被传输至邻接一条或多条第一内部数据线的第三内部数据线。

50、在某些实施方式中，邻接一条或多条第一内部数据线的第三内部数据线是被包括在于第一相位的操作期间被预充电的一条或多条第二内部数据线中。

51、在某些实施方式中，一条或多条第一内部数据线包括一第一多条内部数据线，而一条或多条第二内部数据线包括一第二多条内部数据线。一个或多个第一页面缓冲器的锁存器是一个或多个第一页面缓冲器的一第一页面缓冲器的一第一锁存器。此方法包括在第一相位的操作以后的一第二相位的操作期间：控制所述多个连接晶体管以电性地隔离第一多条内部数据线与所述多个页面缓冲器的其他内部数据线，并将第一多条内部数据线导电地连接至电源电压，以预充电第一多条内部数据线。此方法包括在第二相位的操作以后的一第三相位的操作期间：控制第一复数个页面缓冲器的一第二页面缓冲器的一个或多个第二晶体管，以从第二页面缓冲器的一第二锁存器传输数据至第一多条内部数据线。

52、上述技术的实施方式包括方法、系统、电路、计算机程序产品及计算机可读取式介质。在一例子中，一种方法可在一非易失性存储器中执行，且此方法可包括上述动作，例如，用于管理页面缓冲电路的所述多个动作。于另一例中，一种这样的计算器程序产品适当地具体化实施在非瞬时性计算机可读取式介质中，此介质储存可由一个或多个处理器执行的指令。这些指令被配置成使一个或多个处理器执行上述动作。一种这样的计算机可读取式介质储存指令，当由一个或多个处理器执行时，这些指令被配置为使一个或多个处理器执行上述动作。

53、所述多个技术可在储存数据及传输数据的任何型式的电路或装置中实施，例如在多个数据储存单元(例如页面缓冲器)之间及/或从多个数据储存单元至另一单元(例如高速缓冲存储器电路)实施。在某些实施方式中，数据传输过程可例如通过降低相关于一数据线的一充电时间及/或一传输时间而更快速地执行。例如，多段(例如页面缓冲器的内部数据线)可以可控制地彼此导电地连接/隔离，以形成可调节长度的数据总线，其相较于固定的非可配置的数据总线可具有减少的电容。减少的电容可以关联至较快的数据传输操作。在某些实施方式中，基于可配置的数据总线的管线化(pipelining)，可例如通过在一条或多条内部数据线的不同群组上执行单独的操作(例如单独的预充电及数据传输操作)来减少数据传输时间。又，相较于包括与多个页面缓冲器的内部数据线隔开的数据总线的页面缓冲电路，在允许缩小的装置面积(例如一页面缓冲电路及/或一存储器装置的尺寸)及/或改善局部金属配线的某些实施方式中，于此所说明的所述多个页面缓冲电路可具有减少的金属配线需求(例如，否则会被单独的数据总线占据的一自由金属通道)。

54、此些技术可以任何型式的存储器晶体管(或存储单元)、任何型式的金属-氧化物-硅(metal-oxide-silicon，mos)晶体管(例如n通道及/或p通道晶体管)、任何型式的双极型晶体管(bipolar junction transistor，bjt)及任何型式的反相器被实施。所述多个技术可被应用至不同型式的存储器系统，例如二维(2d)存储器系统或三维(3d)存储器系统。所述多个技术可被应用至各种存储单元型式，例如单阶储存单元(single-level cell，slc)、或像二阶储存单元、三阶储存单元(triple-level cell，tlc)、四阶储存单元(quad-levelcell，tlc)或五阶储存单元(penta-level cell，plc)的多阶储存单元(multi-level cell，mlc)。所述多个技术可被应用至各种型式的易失性存储器装置或非易失性存储器装置，例如静态随机存取存储器(static random access memory，sram)、动态随机存取存储器(dynamic random access memory，dram)、闪存(例如nor闪存及/或nand闪存)、电阻式随机存取存储器(resistive random-access memory，rram)、磁阻式随机存取存储器(magnetoresistive random-access memory，mram)、相变随机存取存储器(phase-changerandom-access memory，pcram)等等。此外或是或者，所述多个技术可被应用至各种型式的装置及系统，例如安全数字卡(secure digital，sd)、嵌入式多媒体卡(embeddedmultimedia card，emmc)，或固态硬盘(solid-state drive，ssd)、嵌入式系统等等。

55、为了对本公开的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。一个或多个公开的实施方式的细节会在附图和下面的说明中阐述。其他特征、实施例和优点将从说明、附图和权利要求书中得以更显清楚。