低静态功耗控制电路与存储器的制作方法

本公开涉及半导体，尤其涉及一种低静态功耗控制电路与存储器。

背景技术：

1、延迟锁相环(delay locked loop，dll)是在锁相环(phase locked loop，pll)的基础上改进得到的，目前已被广泛应用于集成电路中。

2、目前，dll作为存储器源同步时钟产生模块，大多采用低阈值电压器件，以保证较小的信号延迟。然而，随着dll采用的器件尺寸逐渐变小，dll产生的亚阈值漏电电流逐渐增大，尤其是当存储器工作温度较高时，亚阈值漏电会越发严重，导致存储器的静态功耗较高。

技术实现思路

1、本公开提供了一种低静态功耗控制电路与存储器，可以有效减小dll的亚阈值漏电电流，降低存储器的静态功耗。

2、第一方面，本公开实施例提供了一种低静态功耗控制电路，应用于存储器，所述存储器包括延迟锁相环，所述低静态功耗控制电路包括状态控制电路与漏电保护电路；

3、所述漏电保护电路的第一端接地，第二端与所述延迟锁相环的接地端连接；或者，所述漏电保护电路的第一端与供电电源连接，第二端与所述延迟锁相环的电源输入端连接；

4、所述状态控制电路与所述漏电保护电路的控制端连接，所述状态控制电路用于监测所述存储器的工作温度与工作状态，并在监测到所述存储器的工作温度大于预设温度阈值，且所述存储器未处于预设工作状态时，控制所述漏电保护电路的第一端与第二端之间截止。

5、在一些实施方式中，所述状态控制电路还用于：

6、在监测到所述存储器处于所述预设工作状态，或者监测到所述存储器的工作温度小于或等于所述预设温度阈值，且所述存储器未处于所述预设工作状态时，控制所述漏电保护电路的第一端与第二端之间导通。

7、在一些实施方式中，所述预设工作状态为读取状态。

8、在一些实施方式中，所述延迟锁相环包括延迟线和时钟树；

9、当所述漏电保护电路的第一端接地时，所述漏电保护电路的第二端分别与所述延迟线的接地端和所述时钟树的接地端连接；

10、当所述漏电保护电路的第一端与供电电源连接时，所述漏电保护电路的第二端分别与所述延迟线的电源输入端和所述时钟树的电源输入端连接。

11、在一些实施方式中，所述状态控制电路包括温度感应电路与门电路；

12、所述温度感应电路的输出端与所述门电路的第一输入端连接，所述温度感应电路用于监测所述存储器的工作温度，并根据所述存储器的工作温度向所述门电路输出第一电平信号；

13、所述门电路的第二输入端用于采集所述存储器的至少一个输入信号，所述至少一个输入信号用于确定所述存储器的工作状态；

14、所述门电路的输出端与所述漏电保护电路的控制端连接，所述门电路用于根据所述至少一个输入信号与所述第一电平信号，向所述漏电保护电路的控制端输出第二电平信号，所述第二电平信号用于控制所述漏电保护电路的第一端与第二端之间截止或导通。

15、在一些实施方式中，所述门电路包括第一晶体管与逻辑电路；

16、所述第一晶体管的第一端为所述门电路的第一输入端，所述第一晶体管的第二端为所述门电路的输出端，所述第一晶体管的控制端与所述逻辑电路的输出端连接，所述逻辑电路的输入端为所述门电路的第二输入端。

17、在一些实施方式中，所述漏电保护电路包括第二晶体管；所述第二晶体管的控制端与所述门电路的输出端连接；

18、当所述漏电保护电路的第一端接地时，所述第二晶体管的第一端接地，所述第二晶体管的第二端与所述延迟锁相环的接地端连接；

19、当所述漏电保护电路的第一端与供电电源连接时，所述第二晶体管的第一端与所述供电电源连接，所述第二晶体管的第二端与所述延迟锁相环的电源输入端连接。

20、在一些实施方式中，所述延迟锁相环中包括若干个晶体管；所述第二晶体管的阈值电压大于所述延迟锁相环中的各个晶体管的阈值电压。

21、在一些实施方式中，所述第一晶体管为pmos，所述第二晶体管为nmos。

22、在一些实施方式中，当所述存储器的工作温度大于所述预设温度阈值时，所述第一电平信号为低电平，当所述存储器的工作温度小于或等于所述预设温度阈值时，所述第一电平信号为高电平。

23、在一些实施方式中，所述第一晶体管与所述第二晶体管均为pmos。

24、在一些实施方式中，当所述存储器的工作温度大于所述预设温度阈值时，所述第一电平信号为高电平，当所述存储器的工作温度小于或等于所述预设温度阈值时，所述第一电平信号为低电平。

25、在一些实施方式中，所述逻辑电路包括非门、或非门以及与非门；

26、所述非门的输入端用于采集所述存储器的行地址选通信号，所述非门的输出端与所述或非门的第一输入端连接；

27、所述或非门的第二输入端用于采集所述存储器的列地址选通信号，所述或非门的输出端与所述与非门的第一输入端连接；

28、所述与非门的第二输入端用于采集所述存储器的写使能信号，所述与非门的输出端与所述第一晶体管的控制端连接。

29、在一些实施方式中，所述状态控制电路还用于：

30、在接收到老化测试信号时，控制所述漏电保护电路的第一端与第二端之间截止。

31、第二方面，本公开实施例提供了一种存储器，包括低静态功耗控制电路，所述低静态功耗控制电路为第一方面提供的低静态功耗控制电路。

32、本公开实施例提供的低静态功耗控制电路与存储器，在dll与大地或供电电源之间设置漏电保护电路，并利用状态控制电路来监测存储器的工作温度与工作状态，当存储器的工作温度较高，且存储器未处于预设工作状态时，状态控制电路可以控制漏电保护电路截止，由此可以有效减小dll的亚阈值漏电电流，从而降低存储器的静态功耗。

技术特征：

1.一种低静态功耗控制电路，其特征在于，应用于存储器，所述存储器包括延迟锁相环，所述低静态功耗控制电路包括状态控制电路与漏电保护电路；

2.根据权利要求1所述的低静态功耗控制电路，其特征在于，所述状态控制电路还用于：

3.根据权利要求1或2所述的低静态功耗控制电路，其特征在于，所述预设工作状态为读取状态。

4.根据权利要求1所述的低静态功耗控制电路，其特征在于，所述延迟锁相环包括延迟线和时钟树；

5.根据权利要求1所述的低静态功耗控制电路，其特征在于，所述状态控制电路包括温度感应电路与门电路；

6.根据权利要求5所述的低静态功耗控制电路，其特征在于，所述门电路包括第一晶体管与逻辑电路；

7.根据权利要求6所述的低静态功耗控制电路，其特征在于，所述漏电保护电路包括第二晶体管；所述第二晶体管的控制端与所述门电路的输出端连接；

8.根据权利要求7所述的低静态功耗控制电路，其特征在于，所述延迟锁相环中包括若干个晶体管；所述第二晶体管的阈值电压大于所述延迟锁相环中的各个晶体管的阈值电压。

9.根据权利要求7所述的低静态功耗控制电路，其特征在于，所述第一晶体管为pmos，所述第二晶体管为nmos。

10.根据权利要求9所述的低静态功耗控制电路，其特征在于，

11.根据权利要求7所述的低静态功耗控制电路，其特征在于，所述第一晶体管与所述第二晶体管均为pmos。

12.根据权利要求11所述的低静态功耗控制电路，其特征在于，

13.根据权利要求7所述的低静态功耗控制电路，其特征在于，所述逻辑电路包括非门、或非门以及与非门；

14.根据权利要求1所述的低静态功耗控制电路，其特征在于，所述状态控制电路还用于：

15.一种存储器，其特征在于，包括低静态功耗控制电路，所述低静态功耗控制电路为权利要求1至14任一项所述的低静态功耗控制电路。

技术总结本公开提供了一种低静态功耗控制电路与存储器，涉及半导体技术领域，上述低静态功耗控制电路包括状态控制电路与漏电保护电路；其中，漏电保护电路的第一端接地，第二端与延迟锁相环的接地端连接；或者，漏电保护电路的第一端与供电电源连接，第二端与延迟锁相环的电源输入端连接；状态控制电路与漏电保护电路的控制端连接，用于在监测到存储器的工作温度大于预设温度阈值，且存储器未处于预设工作状态时，控制漏电保护电路的第一端与第二端之间截止。本公开提供的低静态功耗控制电路可以在存储器的工作温度较高，且存储器未处于预设工作状态时，有效减小延迟锁相环的亚阈值漏电电流，进而降低存储器的静态功耗。技术研发人员：杨杰受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/7/15