存储芯片并行测试系统及方法与流程

本发明属于芯片测试领域，更具体地，涉及一种存储芯片并行测试系统及方法。

背景技术：

1、存储芯片的可靠性测试需要对存储芯片执行10万次的擦除耐久循环如果需要测试多颗芯片，将耗费大量时间。现有方案采用一个主控芯片对多个存储芯片进行串行测试，即按顺序逐一进行，同一时刻只能测试一个存储芯片，测试效率低。因此需要一种并行测试方法，能够同时对多颗存储芯片进行测试，提高存储芯片测试效率，节省成本。

2、公开于本发明背景技术部分的信息仅仅旨在加深对本发明的一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

技术实现思路

1、本发明的目的是提出一种存储芯片并行测试系统及方法，实现提高测试效率，降低系统成本。

2、为实现上述目的，第一方面，本发明提出了一种存储芯片并行测试系统，包括：主控芯片、上位机、电源芯片和状态灯；

3、所述主控芯片包括多个内核以及与多个内核一一对应的多个测试接口，每个测试接口与一个待测试的存储芯片连接，每个内核用于通过一个测试接口对一个存储芯片进行测试；

4、多个内核中的一个内核作为主控内核，所述主控内核与所述上位机通信，用于接收上位机的指令对连接的存储芯片进行测试，并通知其他内核对连接的存储芯片进行测试，以及向上位机传输对每个存储芯片的测试进度及测试故障信息；

5、所述主控内核还分别与所述电源芯片和所述状态灯连接，用于控制所述电源芯片输出测试存储芯片所需的供电电压并采集各存储芯片的测试信息，以及控制所述状态灯指示存储芯片测试故障以及软件运行状态。

6、可选地，所述主控芯片设有外部通信接口、电源芯片接口以及状态灯接口；

7、所述主控内核通过所述外部通信接口与所述上位机连接；

8、所述主控内核与通过所述电源芯片接口与所述电源芯片连接；

9、所述主控内核通过所述状态灯接口与所述状态灯连接；

10、所述主控内核通过内部通信总线与其他内核连接。

11、可选地，所述外部通信接口为can接口或以太网接口。

12、可选地，所述电源芯片接口为iic接口，所述状态灯接口为io接口。

13、可选地，所述主控内核和其余每个内核均内置有存储芯片测试模块，所述主控内核还内置有存储芯片供电设置模块、状态灯指示模块、测试进度及故障数据传输模块以及存储芯片电流监测模块。

14、第二方面，本发明提出一种存储芯片并行测试方法，应用于第一方面所述的一种存储芯片并行测试系统，所述测试方法包括：

15、所述主控内核实时监控来自上位机的指令；

16、当所述主控内核接收到上位机指令后，启动测试，并通知其他内核启动测试；

17、所述主控内核和其他内核启动测试后分别执行预设的测试算法，对各自连接的存储芯片进行循环测试。

18、可选地，还包括：

19、测试过程中，所述主控内核实时监测其测试的存储芯片是否出现故障，若出现故障，则立即向上位机上报故障信息，若未出现故障，则定期向所述上位机上报测试进度，直至达到循环测试的次数后结束测试；

20、其他内核在监控到来自所述主控内核的指令后启动测试，并实时监测其测试的存储芯片是否出现故障，若出现故障，则立即向所述主控内核上报故障信息，通过所述主控内核将对应的故障信息上报至上位机，若未出现故障，则定期向所述主控内核上报测试进度，通过所述主控内核将对应的测试进度上报至上位机，直至达到循环测试的次数后结束测试。

21、可选地，测试过程中，所述主控内核实时接收上位机指令，在接收到上位机指令后，解析上位机指令获得上位机设置的供电电压，并控制电源芯片输出对应的供电电压值，以对测试的各存储芯片进行供电控制。

22、可选地，测试过程中，所述主控内核实时读取其测试的存储芯片的电压和电流值，并实时接收其他内核上传的存储芯片的电压和电流值，所述主控内核将各存储芯片的电压和电流值定期上传至上位机。

23、可选地，测试过程中，当所述主控内核监测到其测试的存储芯片的故障信息或接收其他内核上报的存储芯片故障信息时，将对应的存储芯片故障信息上传至上位机，并点亮状态灯对存储芯片测试故障进行指示。

24、本发明的有益效果在于：

25、本发明的存储芯片并行测试系统采用了一个多核主控芯片，该主控芯片包括多个内核以及与多个内核一一对应的多个测试接口，每个内核通过一个测试接口与一个待测试的存储芯片连接，同步对多个存储芯片进行并行测试，在多个内核中的一个内核作为主控内核，主控内核与上位机通信，用于接收上位机的指令对连接的存储芯片进行测试，并通知其他内核对连接的存储芯片进行测试，以及向上位机传输对每个存储芯片的测试进度及测试故障信息；主控内核还分别与电源芯片和状态灯连接，用于控制电源芯片输出测试存储芯片所需的供电电压并采集各存储芯片的测试信息，以及控制状态灯指示存储芯片测试故障以及软件运行状态，本发明通过一个多核主控芯片即可实现对多个存储芯片的并行测试，大大提高了测试效率，并节约了测试成本。

26、本发明的系统具有其它的特性和优点，这些特性和优点从并入本文中的附图和随后的具体实施方式中将是显而易见的，或者将在并入本文中的附图和随后的具体实施方式中进行详细陈述，这些附图和具体实施方式共同用于解释本发明的特定原理。

技术特征：

1.一种存储芯片并行测试系统，其特征在于，包括：主控芯片、上位机、电源芯片和状态灯；

2.根据权利要求1所述的存储芯片并行测试系统，其特征在于，所述主控芯片设有外部通信接口、电源芯片接口以及状态灯接口；

3.根据权利要求2所述的存储芯片并行测试系统，其特征在于，所述外部通信接口为can接口或以太网接口。

4.根据权利要求2所述的存储芯片并行测试系统，其特征在于，所述电源芯片接口为iic接口，所述状态灯接口为io接口。

5.根据权利要求1所述的存储芯片并行测试系统，其特征在于，所述主控内核和其余每个内核均内置有存储芯片测试模块，所述主控内核还内置有存储芯片供电设置模块、状态灯指示模块、测试进度及故障数据传输模块以及存储芯片电流监测模块。

6.一种存储芯片并行测试方法，应用于权利要求1-5任意一项所述的一种存储芯片并行测试系统，其特征在于，所述测试方法包括：

7.根据权利要求6所述的存储芯片并行测试方法，其特征在于，还包括：

8.根据权利要求7所述的存储芯片并行测试方法，其特征在于，测试过程中，所述主控内核实时接收上位机指令，在接收到上位机指令后，解析上位机指令获得上位机设置的供电电压，并控制电源芯片输出对应的供电电压值，以对测试的各存储芯片进行供电控制。

9.根据权利要求8所述的存储芯片并行测试方法，其特征在于，测试过程中，所述主控内核实时读取其测试的存储芯片的电压和电流值，并实时接收其他内核上传的存储芯片的电压和电流值，所述主控内核将各存储芯片的电压和电流值定期上传至上位机。

10.根据权利要求9所述的存储芯片并行测试方法，其特征在于，测试过程中，当所述主控内核监测到其测试的存储芯片的故障信息或接收其他内核上报的存储芯片故障信息时，将对应的存储芯片故障信息上传至上位机，并点亮状态灯对存储芯片测试故障进行指示。

技术总结本发明公开了一种存储芯片并行测试系统及方法，该系统包括：主控芯片，包括多个内核、多个测试接口，每个测试接口与一个存储芯片连接，每个内核用于通过一个测试接口对一个存储芯片进行测试；多个内核中的一个内核作为主控内核，主控内核与上位机通信，用于接收上位机的指令对连接的存储芯片进行测试，并通知其他内核对连接的存储芯片进行测试，以及向上位机传输对每个存储芯片的测试进度及测试故障信息；主控内核还分别与电源芯片和状态灯连接，用于控制电源芯片输出测试存储芯片所需的供电电压并采集各存储芯片的测试信息，以及控制状态灯指示存储芯片测试故障以及软件运行状态。本发明可提高存储芯片的测试效率，降低测试成本。技术研发人员：雷黎丽,侯越,王小强,贾文伟受保护的技术使用者：北京国家新能源汽车技术创新中心有限公司技术研发日：技术公布日：2024/7/15