一种控制电路、控制方法和存储器与流程

本公开涉及半导体，尤其涉及一种控制电路、控制方法和存储器。

背景技术：

1、动态随机存取存储器(dynamic random access memory，dram)是一种半导体存储器，主要的作用原理是利用电容内存储的电荷量来代表一个二进制比特是1还是0。以第四代双倍数据速率(4th double data rate，ddr4)dram为例，在ddr4 dram的设计标准中，dram在进入下电模式时有一段信号接收和时钟接收的关闭时间，在这段时间后，dram无法接收到时钟信号。在存在奇偶校验延迟(parity latency，pl)的情况下，这时候容易导致命令失效。

技术实现思路

1、本公开实施例提供了一种控制电路、控制方法和存储器。

2、第一方面，本公开实施例提供了一种控制电路，包括时钟处理模块、时钟延迟模块和片选处理模块，其中：

3、所述时钟处理模块，用于接收时钟使能信号和目标时钟信号，根据所述目标时钟信号对所述时钟使能信号进行采样以及移位处理，生成第一时钟控制信号；

4、所述时钟延迟模块，用于接收第一模式信号，根据所述第一模式信号对所述第一时钟控制信号进行移位处理，得到第二时钟控制信号，并根据所述第二时钟控制信号和初始时钟信号生成所述目标时钟信号；

5、所述片选处理模块，用于接收初始片选信号和所述目标时钟信号，根据所述目标时钟信号对所述初始片选信号进行采样以及移位处理，生成目标片选信号；其中，所述目标片选信号用于译码生成目标命令信号。

6、在一些实施例中，所述时钟处理模块包括第一接收模块、第一采样模块和第一移位模块，其中：

7、所述第一接收模块，用于接收所述时钟使能信号，根据所述时钟使能信号输出第一时钟使能信号；

8、所述第一采样模块，用于接收所述第一时钟使能信号和所述目标时钟信号，根据所述目标时钟信号对所述第一时钟使能信号进行采样处理，得到时钟采样信号；

9、所述第一移位模块，用于接收所述时钟采样信号，对所述时钟采样信号进行移位处理，得到所述第一时钟控制信号。

10、在一些实施例中，所述时钟处理模块还包括第一非门，其中：

11、所述第一非门，用于接收所述第一时钟控制信号，对所述第一时钟控制信号进行反相处理，得到片选使能信号，并将所述片选使能信号发送给所述片选处理模块。

12、在一些实施例中，所述时钟延迟模块包括第二移位模块和逻辑模块，其中：

13、所述第二移位模块，用于接收所述第一模式信号和所述第一时钟控制信号，根据所述第一模式信号对所述第一时钟控制信号进行移位处理，得到所述第二时钟控制信号；

14、所述逻辑模块，用于接收所述第二时钟控制信号和所述初始时钟信号，对所述第二时钟控制信号和所述初始时钟信号进行逻辑处理，生成所述目标时钟信号。

15、在一些实施例中，所述逻辑模块包括第二非门和第一与门，且所述第二非门的输入端与所述第二移位模块的输出端连接，所述第二非门的输出端与所述第一与门的第一输入端连接，所述第一与门的第二输入端用于接收所述初始时钟信号，所述第一与门的输出端用于输出所述目标时钟信号；其中：

16、所述第二非门，用于对所述第二时钟控制信号进行反相处理，得到反相时钟控制信号；

17、所述第一与门，用于对所述反相时钟控制信号和所述初始时钟信号进行与逻辑处理，得到所述目标时钟信号。

18、在一些实施例中，在所述反相时钟控制信号处于高电平状态时，根据所述初始时钟信号生成所述目标时钟信号；或者，在所述反相时钟控制信号处于低电平状态时，屏蔽所述初始时钟信号以使所述目标时钟信号处于低电平状态。

19、在一些实施例中，所述控制电路还包括第一译码模块，其中：

20、所述第一译码模块，用于对模式寄存器信号进行译码处理，生成所述第一模式信号，所述第一模式信号用于指示所述第一时钟控制信号在移位处理时的移位时钟周期个数。

21、在一些实施例中，所述片选处理模块包括第二接收模块、第二采样模块和第三移位模块，其中：

22、所述第二接收模块，用于接收所述初始片选信号和所述片选使能信号，在所述片选使能信号处于有效状态时，根据所述初始片选信号生成第一片选信号；

23、所述第二采样模块，用于接收所述第一片选信号和所述目标时钟信号，根据所述目标时钟信号对所述第一片选信号进行采样处理，得到片选采样信号；

24、所述第三移位模块，用于接收所述片选采样信号、所述目标时钟信号和延迟使能信号，根据所述目标时钟信号和所述延迟使能信号对所述片选采样信号进行移位处理，得到所述目标片选信号。

25、在一些实施例中，所述第二接收模块，还用于在所述片选使能信号处于无效状态时，屏蔽所述第一片选信号的生成。

26、在一些实施例中，所述第三移位模块包括与逻辑模块和移位子模块，其中：

27、所述与逻辑模块，用于接收所述目标时钟信号和所述延迟使能信号，对所述延迟使能信号和所述目标时钟信号进行与逻辑处理，生成第三时钟控制信号；

28、所述移位子模块，用于接收所述第三时钟控制信号和所述片选采样信号，根据所述第三时钟控制信号对所述片选采样信号进行移位处理，得到所述目标片选信号。

29、在一些实施例中，所述与逻辑模块包括第二与门，其中：

30、所述第二与门的第一输入端用于接收所述目标时钟信号，所述第二与门的第二输入端用于接收所述延迟使能信号；所述第二与门的输出端与所述移位子模块的时钟端连接，所述移位子模块的输出端用于输出所述目标片选信号。

31、在一些实施例中，所述控制电路还包括第二译码模块，其中：

32、所述第二译码模块，用于接收初始命令信号和所述目标片选信号，根据所述初始命令信号和所述目标片选信号进行译码处理，得到所述目标命令信号。

33、在一些实施例中，所述初始命令信号至少包括激活命令信号。

34、第二方面，本公开实施例提供了一种控制方法，包括：

35、通过时钟处理模块接收时钟使能信号和目标时钟信号，根据所述目标时钟信号对所述时钟使能信号进行采样以及移位处理，生成第一时钟控制信号；

36、通过时钟延迟模块接收第一模式信号，根据所述第一模式信号对所述第一时钟控制信号进行移位处理，得到第二时钟控制信号，并根据所述第二时钟控制信号和初始时钟信号生成所述目标时钟信号；

37、通过片选处理模块接收初始片选信号和所述目标时钟信号，根据所述目标时钟信号对所述初始片选信号进行采样以及移位处理，生成目标片选信号；其中，所述目标片选信号用于译码生成目标命令信号。

38、第三方面，本公开实施例提供了一种存储器，该存储器包括如第一方面任一项所述的控制电路。

39、本公开实施例提供了一种控制电路、控制方法和存储器，该控制电路包括：时钟处理模块、时钟延迟模块和片选处理模块，其中：时钟处理模块，用于接收时钟使能信号和目标时钟信号，根据目标时钟信号对时钟使能信号进行采样以及移位处理，生成第一时钟控制信号；时钟延迟模块，用于接收第一模式信号，根据第一模式信号对第一时钟控制信号进行移位处理，得到第二时钟控制信号，并根据第二时钟控制信号和初始时钟信号生成目标时钟信号；片选处理模块，用于接收初始片选信号和目标时钟信号，根据目标时钟信号对初始片选信号进行采样以及移位处理，生成目标片选信号；其中，目标片选信号用于译码生成目标命令信号。这样，由于在时钟处理模块生成第一时钟控制信号之后，时钟延迟模块还将第一时钟控制信号进行移位，得到第二时钟控制信号，由第二时钟控制信号和初始时钟信号生成目标时钟信号，从而保证了目标时钟信号的有效时长，使得片选处理模块能够基于目标时钟信号实现对初始片选信号的移位处理，最终能够译码得到目标命令信号，避免了命令信号的错误译码甚至是命令失效，进而提升了存储器的性能。