半导体结构及其制造方法、存储器与流程

本公开涉及半导体，特别涉及一种半导体结构及其制作方法、存5储器。

背景技术：

1、动态随机存储器(dram，dynamic random access memory)因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等电子设备中。

2、0随着电子设备普及率快速提升、电子设备市场的蓬勃发展，越来越要求电子产品在具有高性能、多功能、高可靠性以及便捷性的同时要向着小型化、薄型化的方向演进。这样的需求对动态随机存储器的集成度及可靠性提出了更高的要求。

技术实现思路

1、5本公开实施例提出一种半导体结构及其制造方法、存储器。

2、第一方面，本公开实施例提供一种半导体结构，包括：

3、多个有源区，构成具有沿第一方向排布的若干层和沿第二方向排布的若干列的阵列；所述有源区沿第三方向延伸；所述第一方向、所述第二方向以及所述第三方向两两相交；

4、0多条位线，沿所述第一方向堆叠设置；所述位线沿所述第二方向延伸且与

5、同一层的多个所述有源区的第一端部均连接；

6、多条字线，所述字线沿所述第一方向延伸且覆盖同一列的多个所述有源区的至少一个侧壁；

7、多个存储结构，所述存储结构围绕一个相应所述有源区的第二端部沿所述第二方向相对设置的两个侧壁及所述第二端部的沿所述第三方向远离所述第一端部的端面，所述第一端部和所述第二端部为所述有源区沿所述第三方向相对设置的两个端部。

8、上述方案中，所述多个存储结构包括：

9、多个第一电极，所述第一电极包括均沿第三方向延伸的第一部分、第二部分以及连接所述第一部分和所述第二部分端部的第三部分；所述第一部分和所述第二部分分别覆盖所述有源区的第二端部沿所述第二方向相对设置的两个侧壁，所述第三部分覆盖所述有源区的第二端部的端面；

10、电介质层，覆盖多个所述第一电极的表面；

11、第二电极，覆盖所述电介质层的表面；所述多个存储结构共用所述电介质层和所述第二电极。上述方案中，所述有源区的第一端部沿所述第二方向的尺寸大于或等于所述有源区的第二端部沿所述第二方向的尺寸。

12、上述方案中，所述有源区的第一端部沿所述第二方向的尺寸与所述有源区的第二端部沿所述第二方向的尺寸、所述第一电极的第一部分沿所述第二方向的尺寸以及所述第一电极的第二部分沿所述第二方向的尺寸之和相等。

13、上述方案中，所述有源区的第一端部沿所述第三方向的尺寸小于或等于所述有源区的第二端部沿所述第三方向的尺寸。

14、上述方案中，所述有源区的第二端部与所述有源区沿所述第三方向的尺寸比值范围为：2/3-5/7。

15、上述方案中，所述半导体结构还包括：

16、多个连接部；所述连接部位于一个相应的所述存储结构与所述有源区的第二端部之间；所述连接部的材料包括金属半导体化合物。

17、上述方案中，所述多条字线包括多条第一字线以及多条第二字线，所述第一字线和所述第二字线分别覆盖同一列的所述多个有源区沿所述第二方向的相对设置的两个侧壁。

18、上述方案中，所述位线沿所述第一方向的尺寸与所述有源区沿所述第一方向的尺寸相等。

19、上述方案中，所述位线与用于形成所述有源区的结构是一体成型的。

20、第二方面，本公开实施例提供一种存储器，包括：上述任一所述的半导体结构。

21、第三方面，本公开实施例提供了一种半导体结构的制造方法，包括：

22、形成多个有源区；所述多个有源区构成具有沿第一方向排布的若干层和沿第二方向排布的若干列的阵列；所述有源区沿第三方向延伸；所述第一方向、所述第二方向以及所述第三方向两两相交；

23、形成多条位线；所述多条位线沿所述第一方向堆叠设置；所述位线沿所述第二方向延伸且与同一层的多个所述有源区的第一端部均连接；

24、形成多条字线；所述字线沿所述第一方向延伸且覆盖同一列的多个所述有源区的至少一个侧壁；

25、形成多个存储结构；所述存储结构围绕一个相应所述有源区的第二端部沿所述第二方向相对设置的两个侧壁及所述第二端部的沿所述第三方向远离所述第一端部的端面，所述第一端部和所述第二端部为所述有源区沿所述第三方向相对设置的两个端部。

26、上述方案中，形成所述位线及所述有源区的方法包括：

27、沿所述第一方向形成堆叠结构；所述堆叠结构包括多层交替层叠的第一半导体材料层和第二半导体材料层；

28、在所述堆叠结构中形成多个贯穿所述堆叠结构且沿所述第三方向延伸的第一沟槽；所述第一沟槽将剩余的所述堆叠结构划分为沿所述第二方向延伸的第一堆叠墙和多个沿所述第三方向延伸的第二堆叠墙。

29、上述方案中，所述方法还包括：

30、在所述第一沟槽中填充第一绝缘层；

31、去除剩余的所述第二半导体材料层，并在去除剩余的所述第二半导体材料层的位置处填充第二绝缘层。

32、上述方案中，所述去除剩余的所述第二半导体材料层，并在去除剩余的所述第二半导体材料层的位置处填充第二绝缘层，包括：

33、形成贯穿所述第一绝缘层且沿所述第二方向排布的多个第二沟槽，所述第二沟槽暴露出所述多个有源区中每个有源区的至少部分；

34、通过所述第二沟槽去除剩余的所述第二半导体材料层，并在去除剩余的所述第二半导体材料层的位置处填充第二绝缘层；

35、在所述第二沟槽中填充第三绝缘层。

36、上述方案中，所述第二沟槽暴露出所述多个有源区中每个所述有源区的至少部分，包括：

37、所述第二沟槽沿所述第二方向的尺寸等于所述第一绝缘层沿所述第二方向的尺寸且所述第二沟槽沿所述第三方向的尺寸小于所述第一沟槽沿所述第三方向的尺寸；沿所述第二方向相邻的两个所述第二沟槽之间间隔一个所述有源区；

38、或者，

39、所述第二沟槽沿所述第二方向的尺寸等于所述第一绝缘层沿所述第二方向的尺寸且所述第二沟槽沿所述第三方向的尺寸等于所述第一沟槽沿所述第三方向的尺寸；沿所述第二方向相邻的两个所述第二沟槽之间间隔两个所述有源区。

40、上述方案中，所述字线包括第一字线及第二字线；形成所述字线，包括：

41、在所述第二堆叠墙沿所述第二方向的相对两侧分别形成第三沟槽以及第四沟槽；其中，所述第三沟槽第四沟槽分别暴露出所述第二堆叠墙中的所述第一半导体材料层的部分侧壁；

42、在所述第三沟槽中形成所述第一字线，在所述第四沟槽中形成所述第二字线。

43、上述方案中，形成所述有源区还包括：

44、形成第五沟槽，所述第五沟槽使所述第二堆叠墙中远离所述第一堆叠墙的剩余的所述第一半导体材料层部分暴露；其中，暴露的部分所述第一半导体材料层沿所述第三方向的尺寸与未暴露的部分所述第一半导体材料层沿所述第三方向的尺寸比值范围为：2:1-5:2；

45、对所述剩余的所述第一半导体材料层暴露的部分进行刻蚀，使暴露的部分沿所述第二方向和第三方向的尺寸均减小。

46、上述方案中，所述多个存储结构包括多个第一电极、电介质层和第二电极；形成所述多个存储结构，包括：

47、在所述有源区的第二端部的暴露的表面形成第一电极；其中，所述第一电极的第一部分、第二部分分别覆盖所述暴露的部分沿所述第二方向相对设置的两个侧壁，所述第一电极的第三部分覆盖所述暴露的部分的端面；

48、形成覆盖多个所述第一电极暴露表面的所述电介质层；

49、形成覆盖所述电介质层暴露表面的所述第二电极。

50、上述方案中，所述方法还包括：

51、在所述有源区的第二端部的暴露的表面形成第一电极前，在所述有源区的第二端部的暴露的表面形成金属层；

52、采用退火工艺，使得所述金属层和所述第一半导体材料层反应形成连接结构。

53、本公开实施例提供了一种半导体结构及其制造方法、存储器。本公开实施例中提供的半导体结构中的存储结构围绕一个相应有源区的第二端部，可以理解的是，一列有源区与另一列有源区之间存在隔离结构，如浅槽隔离区(sti，shallow trench isolation)，存储结构这样的设置方式使得存储结构一部分位于隔离结构，这样可以充分地利用隔离结构的空间，提高存储结构的集成度；与此同时，相较于传统的在有源区(aa，active area)打孔，在孔中形成存储结构的方式，本公开实施例中存储结构的设置方式，形成存储结构的工艺较为简单，形成存储结构的过程中所需要形成图形相对简单。