劣化抑制电路的制作方法

本发明涉及一种劣化抑制电路，其抑制输出与一对输入信号之差对应的输出信号的差动对电路所具备的一对mos晶体管的特性劣化。

背景技术：

1、以往，有使用p沟道型的mos晶体管构成的差动对电路。此外，在本说明书中，有时将p沟道型的mos晶体管称为pmos晶体管。就pmos晶体管而言，特别是已知会产生由nbti引起的特性劣化，具体而言是栅极阈值电压发生变动。此外，nbti是negative biastemperature instability(负偏置温度不稳定性)的缩写。由nbti引起的特性劣化在mos晶体管的栅极和背栅之间产生dc电位差的期间产生，特别是在高温下长时间使用时会明显地出现。但是，在mos晶体管的栅极和背栅之间未产生dc电位差的期间不会产生由nbti引起的特性劣化。

2、例如，在使用差动对电路构成通信装置的接收电路的情况下，若构成差动对电路的mos晶体管产生特性劣化，则可能对接收电路进行的通信信号的接收动作产生影响。因此，以往研究了对mos晶体管的由nbti引起的特性劣化的各种对策。专利文献1中公开了一种差动对电路，其不使用容易产生由nbti引起的特性劣化的pmos晶体管，而是使用难以产生由nbti引起的特性劣化的n沟道型的mos晶体管构成输出段。此外，在本说明书中，有时将n沟道型的mos晶体管称为nmos晶体管。

3、专利文献2中公开了一种差动对电路，其为了尽可能地抑制由nbti引起的特性劣化的产生，搭载有将pmos晶体管的栅极和背栅设为相同电位的控制电路。专利文献3中公开了一种使用调整finfet结构的背栅电压的功能进行调整以修正栅极阈值电压的变动的技术。此外，在以下的说明中，将专利文献1、专利文献2及专利文献3所公开的各现有技术分别称为第一现有技术、第二现有技术及第三现有技术。

4、现有技术文献

5、专利文献

6、专利文献1：日本特开2018-129627号公报

7、专利文献2：日本特开2012-199664号公报

8、专利文献3：美国专利第8049214号说明书

技术实现思路

1、根据第一现有技术，通过采用nmos晶体管，难以产生由nbti引起的特性劣化，但会产生由pbti引起的特性劣化，虽然这与nbti相比影响较小。此外，pbti是positive biastemperature instability(正偏置温度不稳定性)的缩写。另外，在本说明书中，就nbti及pbti而言，由于均在mos晶体管的栅极和背栅之间产生dc电位差的期间使栅极阈值电压发生变动，因此在无需区别它们的情况下，有时总称为bti。

2、根据第二现有技术，通过在差动对电路非动作时等使控制电路动作而将pmos晶体管的栅极和背栅设为相同电位，能够抑制由pbti引起的特性劣化，但在差动对电路动作时不能使控制电路动作，因此会产生很多由pbti引起的特性劣化。因此，在第二现有技术中，特别是车载用途等在高温下长时间使用的情况下，可能无法忽视由pbti引起的特性劣化。根据第三现有技术，即使栅极阈值电压发生了变动，也能够进行调整以修正该变动，但需要用于进行这样的调整的模拟电路，电路规模相应地扩大。

3、本发明是鉴于上述情况而提出的，其目的在于提供一种能够在不导致电路规模的增大的前提下抑制由bti引起的mos晶体管的特性劣化的劣化抑制电路。

4、根据本公开的一方式，劣化抑制电路是抑制差动对电路所具备的一对mos晶体管的特性劣化的电路，所述差动对电路输出与经由第一输入端子及第二输入端子分别输入的一对输入信号之差对应的输出信号，其中，所述劣化抑制电路具备能够切换通常施加状态和反相施加状态的切换电路。在此，如果将一对mos晶体管中的栅极与第一输入端子连接的mos晶体管设为第一晶体管，并且将一对mos晶体管中的栅极与第二输入端子连接的mos晶体管设为第二晶体管，则通常施加状态及反相施加状态为如下状态。

5、即，通常施加状态是对第一晶体管的栅极施加相对于中间电压高阈值电压的电压即第一电压并且对第二晶体管的栅极施加相对于中间电压低阈值电压的电压即第二电压的状态。反相施加状态是对第一晶体管的栅极施加第二电压并且对第二晶体管的栅极施加第一电压的状态。

6、在该情况下，由于由bti引起的mos晶体管的特性劣化、即bti变动是在mos晶体管的栅极和背栅之间产生dc电位差的期间栅极阈值电压发生变动，因此关注了如果在mos晶体管的栅极和背栅之间产生反向偏压则劣化会得到改善这一点。根据上述结构，通过除了成为对差动对电路的输入施加正相的电压的相位的通常施加状态之外，还设置成为施加反相的电压的相位的反相施加状态，可消除bti变动的同相的变动量。

7、即，在上述结构中，能够做到在差动对电路所具备的一对mos晶体管的栅极和背栅之间几乎不产生dc电位差，其结果，抑制了mos晶体管的特性的变动。另外，在上述结构中，因为切换电路在差动对电路动作时也能够切换为反相施加状态，所以在差动对电路动作时也能够抑制由bti引起的特性劣化。而且，在上述结构中，因为不需要如第三现有技术那样的模拟电路，所以能够相应地将电路规模抑制为较小。因此，根据上述结构，可获得能够在不导致电路规模的增大的前提下抑制由bti引起的mos晶体管的特性劣化这一优异的效果。

技术特征：

1.一种劣化抑制电路，抑制差动对电路所具备的一对mos晶体管的特性劣化，所述差动对电路输出与经由第一输入端子及第二输入端子分别输入的一对输入信号之差对应的输出信号，所述劣化抑制电路的特征在于，具备能够切换通常施加状态和反相施加状态的切换电路，

2.根据权利要求1所述的劣化抑制电路，其特征在于，

3.根据权利要求2所述的劣化抑制电路，其特征在于，

4.根据权利要求1所述的劣化抑制电路，其特征在于，

5.根据权利要求1～4中任一项所述的劣化抑制电路，其特征在于，

6.根据权利要求1～4中任一项所述的劣化抑制电路，其特征在于，

7.根据权利要求2～4中任一项所述的劣化抑制电路，其特征在于，

技术总结劣化抑制电路(1)抑制差动对电路(2)所具备的一对MOS晶体管的特性劣化，差动对电路输出与经由非反转输入端子及反转输入端子分别输入的一对输入信号之差对应的输出信号，劣化抑制电路具备切换电路(3)。切换电路(3)能够切换通常施加状态和反相施加状态，通常施加状态是对一对MOS晶体管中的栅极与非反转输入端子连接的MOS晶体管即第一晶体管的栅极施加相对于中间电压高阈值电压的电压即第一电压并且对一对MOS晶体管中的栅极与反转输入端子连接的MOS晶体管即第二晶体管的栅极施加相对于中间电压低阈值电压的电压即第二电压的状态，反相施加状态是对第一晶体管的栅极施加第二电压并且对第二晶体管的栅极施加第一电压的状态。技术研发人员：伊藤卓祐,大塚茂树,古田善一,根塚智裕受保护的技术使用者：株式会社电装技术研发日：技术公布日：2024/7/15