延迟锁相环电路及延迟锁相方法

本发明涉及集成电路，尤其涉及一种延迟锁相环电路及延迟锁相方法。

背景技术：

1、时钟信号被广泛用于同步半导体器件的操作时序的信号。当从外部装置产生的时钟信号被用于半导体器件的内部电路时，该内部电路可能会引起时间延迟问题。因此，通常会在半导体器件中集成延迟锁相环电路以补偿时间延迟，以使半导体器件内部的时钟信号与外部输入的时钟信号同步。

2、然而，目前的延迟锁相环电路一般都采用全数字电路来调整时间延迟。但由于全数字电路中每个延时单元的延迟时间均为固定值，从而造成延时精度差等问题。

技术实现思路

1、本申请提供一种延迟锁相环电路，该延迟锁相环电路至少包括：延时分配电路，被配置为接收第零延时信号，对第零延时信号延迟数字延时时长并产生第m延时信号，对第m延时信号分别延迟第一参考时长、模拟延时时长和第二参考时长以分别对应产生第一时钟信号、第二时钟信号和第三时钟信号，根据第一时钟信号、第二时钟信号和第三时钟信号调整数字延时时长，从而调整模拟延时时长以得到调整后的模拟延时时长，当调整后的模拟延时时长处于预设时长范围内时输出调整后的第二时钟信号，其中，第一参考时长大于第二参考时长，预设时长范围处于第二参考时长与第一参考时长之间；第一相位比较器，与延时分配电路耦合，被配置为接收调整后的第二时钟信号和参考时钟信号，对调整后的第二时钟信号和参考时钟信号进行相位比较并产生第一信号和第二信号；及电压产生电路，与第一相位比较器耦合，被配置为根据第一信号和第二信号产生调控电压以再次调整调整后的模拟延时时长，直至延时分配电路输出的再次调整后的第二时钟信号与参考时钟信号同步。

2、本申请还提供一种延迟锁相方法，应用于上述延迟锁相环电路。该延迟锁相方法包括：延时分配电路接收第零延时信号，并对第零延时信号延迟数字延时时长并产生第m延时信号，对第m延时信号分别延迟第一参考时长、模拟延时时长和第二参考时长以分别对应产生第一时钟信号、第二时钟信号和第三时钟信号，根据第一时钟信号、第二时钟信号和第三时钟信号调整数字延时时长，从而调整模拟延时时长以得到调整后的模拟延时时长，其中，第一参考时长大于第二参考时长；当调整后的模拟延时时长处于预设时长范围内时，延时分配电路输出调整后的第二时钟信号，其中，预设时长范围处于第二参考时长与第一参考时长之间。第一相位比较器接收调整后的第二时钟信号和参考时钟信号，对参考时钟信号和调整后的第二时钟信号进行相位比较并产生第一信号和第二信号；及电压产生电路根据第一信号和第二信号产生调控电压以再次调整调整后的模拟延时时长，直至延时分配电路输出的再次调整后的第二时钟信号与参考时钟信号同步。

技术特征：

1.一种延迟锁相环电路，其特征在于，所述延迟锁相环电路至少包括：

2.根据权利要求1所述的延迟锁相环电路，其特征在于，当所述第二时钟信号超前于或同步于所述第三时钟信号时，减小所述数字延时时长，从而增加所述模拟延时时长；当所述第二时钟信号超前于所述第一时钟信号且所述第二时钟信号滞后于所述第三时钟信号时，所述数字延时时长保持不变，从而使所述模拟延时时长也保持不变；当所述第二时钟信号滞后于或同步于所述第一时钟信号且所述第二时钟信号滞后于所述第三时钟信号时，增加所述数字延时时长，从而减小所述模拟延时时长。

3.根据权利要求1所述的延迟锁相环电路，其特征在于，所述延时分配电路包括：

4.根据权利要求3所述的延迟锁相环电路，其特征在于，所述延时分配电路还包括：

5.根据权利要求4所述的延迟锁相环电路，其特征在于，

6.根据权利要求4所述的延迟锁相环电路，其特征在于，所述级数可调数字延时电路包括依次连接的多个数字延时单元以及对应设置的多个开关电路，其中，每个数字延时单元均对应连接一个开关电路，所述多个控制信号中的第m控制信号控制所述多个开关电路中的第m开关电路导通，除所述第m控制信号之外的其他控制信号控制除所述第m开关电路之外的其他开关电路断开，从而使m个数字延时单元对所述第零延时信号进行延迟以产生所述第m延时信号，进而将所述第m延时信号分别传输至所述模拟延时电路和所述第一延时参考电路。

7.根据权利要求4所述的延迟锁相环电路，其特征在于，所述相位比较电路包括：

8.根据权利要求7所述的延迟锁相环电路，其特征在于，

9.根据权利要求7所述的延迟锁相环电路，其特征在于，所述第二相位比较器包括第一触发器、第一非门、第二非门、第一或非门、第二触发器、第三非门、第四非门和第二或非门，其中，所述第一非门的输入端接收所述第二时钟信号，所述第一非门的输出端与所述第一触发器的输入端连接，所述第一触发器的时钟端接收所述第一时钟信号，所述第一触发器的输出端连接所述复位电路以向所述复位电路输出所述第一相位信号，所述第二或非门的第一输入端与所述第一触发器的输出端连接，所述第二或非门的第二输入端连接所述复位电路以接收所述复位电路产生的所述复位信号，所述第二或非门的输出端与所述第四非门的输入端连接，所述第四非门的输出端与所述第二触发器的复位端连接，所述第三非门的输入端接收所述第三时钟信号，所述第三非门的输出端与所述第二触发器的输入端连接，所述第二触发器的时钟端接收所述第二时钟信号，所述第一或非门的第一输入端与所述第二触发器的输出端连接，所述第一或非门的第二输入端连接所述复位电路以接收所述复位信号，所述第二触发器的输出端与复位电路耦合以向所述复位电路输出所述第二相位信号，所述第一或非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端与所述第一触发器的复位端连接。

10.根据权利要求7所述的延迟锁相环电路，其特征在于，所述复位电路包括第一组触发器、第二组触发器、第三或非门和第五非门，

11.根据权利要求4所述的延迟锁相环电路，其特征在于，所述相位比较电路包括：

12.根据权利要求11所述的延迟锁相环电路，其特征在于，在所述第一时钟信号超前于或同步于所述第二时钟信号的条件下，当所述第一时钟信号的第一个上升沿到来时，所述第一相位信号由第一电平跳变为第二电平，当所述第二时钟信号的第一个上升沿到来时，所述复位信号由第一电平跳变为第二电平，从而控制所述第一相位信号由第二电平跳变为第一电平；

13.根据权利要求11所述的延迟锁相环电路，其特征在于，所述第二相位比较器包括第一触发器、第一非门、第二非门、第一或非门、第二触发器、第三非门、第四非门和第二或非门，其中，所述第一非门的输入端接收所述第二时钟信号，所述第一非门的输出端与所述第一触发器的输入端连接，所述第一触发器的时钟端接收所述第一时钟信号，所述第一触发器的输出端连接所述复位电路以向所述复位电路输出所述第一相位信号，所述第二或非门的第一输入端与所述第一触发器的输出端连接，所述第二或非门的第二输入端连接所述复位电路以接收所述复位电路产生的所述复位信号，所述第二或非门的输出端与所述第四非门的输入端连接，所述第四非门的输出端与所述第二触发器的复位端连接，所述第三非门的输入端接收所述第一时钟信号，所述第三非门的输出端与所述第二触发器的输入端连接，所述第二触发器的时钟端接收所述第二时钟信号，所述第一或非门的第一输入端与所述第二触发器的输出端连接，所述第一或非门的第二输入端连接所述复位电路以接收所述复位信号，所述第一或非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端与所述第一触发器的复位端连接。

14.根据权利要求4所述的延迟锁相环电路，其特征在于，所述控制电路包括多个控制单元，

15.根据权利要求1所述的延迟锁相环电路，其特征在于，当所述调整后的第二时钟信号超前于所述参考时钟信号时，所述调控电压的电压值增加，以增加所述调整后的模拟延时时长；当所述调整后的第二时钟信号滞后于所述参考时钟信号时，所述调控电压的电压值减小，以减小所述调整后的模拟延时时长；当所述调整后的第二时钟信号与参考时钟信号同步时，所述调控电压的电压值保持不变，以使所述调整后的模拟延时时长也保持不变。

16.一种延迟锁相方法，应用于权利要求1-15中任一项所述的延迟锁相环电路，其特征在于，所述延迟锁相方法包括：

技术总结本发明提出一种延迟锁相环电路，包括：延时分配电路，对第零延时信号延迟数字延时时长以产生延时信号，对延时信号分别延迟第一参考时长、模拟延时时长和第二参考时长以对应产生第一时钟信号、第二时钟信号和第三时钟信号，根据第一时钟信号、第二时钟信号和第三时钟信号调整数字延时时长，从而调整模拟延时时长，直至调整后的模拟延时时长处于预设时长范围内，进而输出调整后的第二时钟信号；第一相位比较器，对调整后的第二时钟信号和参考时钟信号进行相位比较并产生第一信号和第二信号；电压产生电路，根据第一信号和第二信号产生调控电压以调整调整后的模拟延时时长，直至延时分配电路输出的再次调整后的第二时钟信号与参考时钟信号同步。技术研发人员：殷宁淳受保护的技术使用者：河南省科学院集成电路研究所技术研发日：技术公布日：2024/7/23