一种可集成ADC电容前台校正功能的高速SAR逻辑电路的制作方法

本发明涉及集成电路技术、模数转换电路等领域，具体的说，是一种可集成adc电容前台校正功能的高速sar逻辑电路。

背景技术：

1、对于高速adc而言，电路中各个模块与节点的速度要求都较高，sar逻辑具有结构简单，数字化程度高等特点，较为广泛地运用于高速adc之中。因此，精简sar逻辑，使得adc具有更快的速度，成为了高速adc中较为重要的问题。同时，高速adc在实际的使用当中存在电容失配的问题，往往直接影响adc的性能，为了改善由于电容失配造成的影响，使用电容校正来确定真实的电容值，以达到提升adc整体性能的目的。

2、以往的sar逻辑存在逻辑链较长，使用mos管较多等问题，因此会降低sar逻辑的速度。对于电容失配校正来说，前台校正是常用的一种电容校正的方法，以往的解决方式为引入新的电容校正电路产生控制信号来控制cdac的翻转，从而得到每一位电容的真实值，并写入芯片。但此种方式由于引入新的电路模块，将为芯片引入额外的功耗与面积，这无疑增大了电路的复杂度以及生产成本。

技术实现思路

1、本发明的目的在于提供一种可集成adc电容前台校正功能的高速sar逻辑电路，具有结构精简，使用器件数量较少，能达到较快的adc工作速度。

2、本发明通过下述技术方案实现：一种可集成adc电容前台校正功能的高速sar逻辑电路，分别与cdac和比较器相连接，包括晶体管m1、晶体管m2、晶体管m3、晶体管m4及晶体管m_cal，晶体管m1的第二端与晶体管m2的第二端共接，晶体管m2的第一端连接比较器的输出端，晶体管m1的第三端和晶体管m2的第三端共接且连接晶体管m3的第二端；晶体管m3的第一端和晶体管m_cal的第一端共接且连接电源vdd，晶体管m3的第三端和晶体管m_cal的第三端都连接cdac和晶体管m4，晶体管m_cal的第二端接入set_dac信号。

3、进一步为更好地实现本发明所述的一种可集成adc电容前台校正功能的高速sar逻辑电路，特别采用下述设置结构：所述晶体管m1和晶体管m2的第二端接入en信号，晶体管m1的第一端接入电源vdd。

4、进一步为更好地实现本发明所述的一种可集成adc电容前台校正功能的高速sar逻辑电路，特别采用下述设置结构：所述晶体管m3的第三端和晶体管m_cal的第三端共接直接输出控制cdac的vcal信号；所述晶体管m3的第三端和晶体管m_cal的第三端共接经反相器形成控制cdac的vout信号。

5、进一步为更好地实现本发明所述的一种可集成adc电容前台校正功能的高速sar逻辑电路，特别采用下述设置结构：所述晶体管m4的第三端连接晶体管m3的第三端和晶体管m_cal的第三端，晶体管m4的第一端接地，晶体管m4的第二端接入rst信号。

6、进一步为更好地实现本发明所述的一种可集成adc电容前台校正功能的高速sar逻辑电路，特别采用下述设置结构：所述晶体管m1、晶体管m3、晶体管m_cal皆采用pmos管，所述晶体管m2和晶体管m4皆采用nmos管。

7、进一步为更好地实现本发明所述的一种可集成adc电容前台校正功能的高速sar逻辑电路，特别采用下述设置结构：所述cdac的输出连接比较器的同相输入端，比较器的反相输入端接地。

8、本发明与现有技术相比，具有以下优点及有益效果：

9、（1）本发明将控制cdac翻转的控制信号与sar逻辑电路相结合，由sar逻辑电路内部产生一个控制信号，降低了整体电路的复杂度。

10、（2）本发明由于无需引入额外的校正电路模块，只需在sar逻辑内部添加一个mos管来产生控制信号，降低了电路的功耗与面积。

11、（3）本发明无需在关键路径上引入额外的延迟，保证了adc的高速工作。

技术特征：

1.一种可集成adc电容前台校正功能的高速sar逻辑电路，分别与cdac和比较器相连接，其特征在于：包括晶体管m1、晶体管m2、晶体管m3、晶体管m4及晶体管m_cal，晶体管m1的第二端与晶体管m2的第二端共接，晶体管m2的第一端连接比较器的输出端，晶体管m1的第三端和晶体管m2的第三端共接且连接晶体管m3的第二端；晶体管m3的第一端和晶体管m_cal的第一端共接且连接电源vdd，晶体管m3的第三端和晶体管m_cal的第三端都连接cdac和晶体管m4，晶体管m_cal的第二端接入set_dac信号。

2.根据权利要求1所述的一种可集成adc电容前台校正功能的高速sar逻辑电路，其特征在于：所述晶体管m1和晶体管m2的第二端接入en信号，晶体管m1的第一端接入电源vdd。

3.根据权利要求1或2所述的一种可集成adc电容前台校正功能的高速sar逻辑电路，其特征在于：所述晶体管m3的第三端和晶体管m_cal的第三端共接直接输出控制cdac的vcal信号；所述晶体管m3的第三端和晶体管m_cal的第三端共接经反相器形成控制cdac的vout信号。

4.根据权利要求1或2所述的一种可集成adc电容前台校正功能的高速sar逻辑电路，其特征在于：所述晶体管m4的第三端连接晶体管m3的第三端和晶体管m_cal的第三端，晶体管m4的第一端接地，晶体管m4的第二端接入rst信号。

5.根据权利要求1或2所述的一种可集成adc电容前台校正功能的高速sar逻辑电路，其特征在于：所述晶体管m1、晶体管m3、晶体管m_cal皆采用pmos管，所述晶体管m2和晶体管m4皆采用nmos管。

6.根据权利要求1或2所述的一种可集成adc电容前台校正功能的高速sar逻辑电路，其特征在于：所述cdac的输出连接比较器的同相输入端，比较器的反相输入端接地。

技术总结本发明涉及集成电路技术、模数转换电路等领域，公开了一种可集成ADC电容前台校正功能的高速SAR逻辑电路，分别与CDAC和比较器相连接，具有结构精简，使用器件数量较少，能达到较快的ADC工作速度的技术效果，包括比较器1、晶体管M1、晶体管M2、晶体管M3、晶体管M4及晶体管M_cal，晶体管M1的第二端与晶体管M2的第二端共接，晶体管M2的第一端连接比较器1的输出端，晶体管M1的第三端和晶体管M2的第三端共接且连接晶体管M3的第二端；晶体管M3的第一端和晶体管M_cal的第一端共接且连接电源VDD，晶体管M3的第三端和晶体管M_cal的第三端都连接CDAC和晶体管M4，晶体管M_cal的第二端接入set_dac信号。技术研发人员：李明,钟鹏程,喻强,杨荣彬受保护的技术使用者：成都铭科思微电子技术有限责任公司技术研发日：技术公布日：2024/8/5