基于10T-SRAM单元的低功耗布尔运算电路及芯片的制作方法

本发明涉及静态随机存取存储器，尤其是指一种基于10t-sram单元的低功耗布尔运算电路及芯片。

背景技术：

1、随着人工智能（artificial intelligence，简称ai）技术的快速发展，神经网络处理单元（neural network processing unit，简称npu）对于算力的需求愈发增强，而传统的冯诺依曼架构由于数据在内存和算术逻辑单元之间的频繁传输导致了较高的功耗和延迟，随着处理单元频率的提升，其内存瓶颈也愈发明显。

2、存内计算（computing in memory，简称cim）作为一种将计算单元直接嵌入在内存中的架构，其在内存中直接进行数据处理，减少了计算单元-内存之间的数据搬移，可以有效降低传统架构的功耗和延迟开销，提升计算效率。

3、然而，cim频繁读取内存并计算的特性会产生大量的读取功耗。随着半导体工艺制程的不断提升，芯片的主频也不断提升，cim产生的功耗变得越来越无法忽视。另外，现有的cim结构使用常规存储单元时存在存储节点被破坏的风险，这会导致数据和运算结果错误。

技术实现思路

1、为此，本发明的主要目的在于提供一种基于10t-sram单元的低功耗布尔运算电路及芯片，旨在解决现有cim结构功耗较大且在使用常规存储单元时存在存储节点被破坏风险的技术问题。

2、第一方面，为解决上述技术问题，本发明提供了一种基于10t-sram单元的低功耗布尔运算电路，包括：

3、预充模块，其用于在数据读取或布尔运算时预充第一读位线rbl，在数据写入时预充第一写位线wbl和第二写位线wblb；

4、存储模块，其用于存储数据；所述存储模块包括两个10t-sram单元，所述两个10t-sram单元共用所述第一读位线rbl、所述第一写位线wbl和所述第二写位线wblb，且均为读写分离结构；所述存储模块通过所述第一写位线wbl、所述第二写位线wblb和所述第一读位线rbl连接所述预充模块；

5、电荷控制模块，其用于在进行所述数据读取或所述布尔运算时，控制使能信号en对漏电电荷进行收集或释放；所述电荷控制模块通过第一虚拟地线vga、第二虚拟地线vgb和所述第一读位线rbl连接所述存储模块；

6、布尔运算模块，其对灵敏放大器的参考电压进行控制，用于进行所述布尔运算；所述布尔运算包括nand和nor；所述布尔运算模块连接所述电荷控制模块。

7、在本发明的一个实施例中，所述两个10t-sram单元均包括8个nmos管和2个pmos管；

8、其中，第一nmos管、第二nmos管、第一pmos管、第二pmos管构成互耦锁存器，所述第一pmos管的漏极和所述第一nmos管的源极连接处设有第一存储节点，所述第二pmos管的漏极和所述第二nmos管的源极连接处设有第二存储节点；第三nmos管的栅极连接第一写字线，所述第三nmos管的源极连接所述第一pmos管的漏极，所述第三nmos管的漏极连接所述第一写位线wbl；第四nmos管的栅极连接所述第一写字线，所述第四nmos管的源极连接所述第二pmos管的漏极，所述第四nmos管的漏极连接所述第二写位线wblb；第五nmos管的栅极连接所述第一存储节点，所述第五nmos管的源极连接第七nmos管的漏极，所述第五nmos管的漏极连接来自第一漏电通路的第二读位线；第六nmos管的栅极连接所述第一存储节点，所述第六nmos管的源极连接第八nmos管的漏极，所述第六nmos管的漏极连接来自第二漏电通路的第三读位线；所述第七nmos管的栅极连接第一读字线，所述第七nmos管的源极连接所述第一虚拟地线vga；所述第八nmos管的栅极连接第二读字线，所述第八nmos管的源极连接所述第二虚拟地线vgb。

9、在本发明的一个实施例中，进行所述数据读取时，将所述第一读位线rbl预充为高电平，将所述灵敏放大器的开关信号置为高电平；将一个所述10t-sram单元连接的所述第一读字线和所述第二读字线均置为高电平，该10t-sram单元的所述第七nmos管和所述第八nmos管均导通。

10、在本发明的一个实施例中，进行所述布尔运算nand或nor时，将所述第一读位线rbl预充为高电平；将一个所述10t-sram单元连接的所述第一读字线置为高电平以使相应的所述第七nmos管导通，将另一个所述10t-sram单元连接的所述第二读字线置为高电平以使相应的所述第八nmos管导通；将所述灵敏放大器的开关信号置为高电平；将所述使能信号en置为高电平。

11、在本发明的一个实施例中，进行所述布尔运算nand时，将所述参考电压置为0.4v；进行所述布尔运算nor时，将所述参考电压置为0.8v；

12、其中，所述布尔运算nand或nor为逻辑高电平和逻辑高电平之间时，将所述两个10t-sram单元的所述第一存储节点均置为高电平1v；所述布尔运算nand或nor为逻辑低电平和逻辑低电平之间时，将所述两个10t-sram单元的所述第一存储节点均置为低电平0v；所述布尔运算nand或nor为逻辑高电平和逻辑低电平之间时，将一个所述10t-sram单元的所述第一存储节点置为高电平1v，另一个所述10t-sram单元的所述第一存储节点置为低电平0v。

13、在本发明的一个实施例中，进行所述数据写入时，将所述第一写位线wbl和所述第二写位线wblb预充为高电平，再基于写入的数据对所述第一写位线wbl和所述第二写位线wblb进行放电以形成一对高低电平；将所述第一写字线置为高电平，所述第三nmos管和所述第四nmos管导通，所述一对高低电平被写入所述第一存储节点和所述第二存储节点。

14、在本发明的一个实施例中，所述电荷控制模块包括第一电容、第二电容、第九nmos管、第十nmos管和第三pmos管；

15、在漏电周期内，将所述灵敏放大器的开关信号置为高电平，将所述使能信号en置为高电平，所述第九nmos管和所述第十nmos管导通，所述第三pmos管截止；所述第一读位线rbl通过所述第一虚拟地线vga漏电时，所述第一电容充电；所述第一读位线rbl通过所述第二虚拟地线vgb漏电时，所述第二电容充电；所述第一电容和所述第二电容均充电时为并联；

16、在所述漏电周期结束后，将所述灵敏放大器的开关信号置为低电平，将所述使能信号en置为低电平，所述第九nmos管和所述第十nmos管截止，所述第三pmos管导通，所述第一电容和所述第二电容串联放电；其中，当所述第一虚拟地线vga的电位高于所述第一读位线rbl的电位时，由所述第一虚拟地线vga向所述第一读位线rbl充电；当所述第一虚拟地线vga的电位等于或小于所述第一读位线rbl的电位时，由所述第一虚拟地线vga对所述第一读位线rbl进行电位保持。

17、在本发明的一个实施例中，所述电荷控制模块还包括第十一nmos管，所述第十一nmos管与所述布尔运算模块连接；所述第十一nmos管用于在所述漏电周期内防止充电电流回流至所述灵敏放大器造成错误输出。

18、在本发明的一个实施例中，所述电荷控制模块还包括二极管。

19、第二方面，为解决上述技术问题，本发明还提供了一种芯片，应用有所述的基于10t-sram单元的低功耗布尔运算电路。

20、本发明的上述技术方案相比现有技术具有以下有益效果：

21、本发明提供了一种基于10t-sram单元的低功耗布尔运算电路及芯片，（1）基于读写分离的10t-sram单元进行存内计算，在实现独立两单元布尔运算的同时，保证存储节点不被破坏；（2）通过控制参考电压进行布尔运算，且对数据读取和布尔运算时的漏电电荷进行收集和释放，降低了漏电流损失，实现了漏电功耗再利用，具有低功耗的优点。