用于高速扫描数据传输的模块化扫描数据网络的制作方法

背景技术：

技术实现思路

1、公开了用于集成电路芯片(诸如soc)上的扫描测试的系统、方法、计算机可读介质和其他示例。

2、一种用于芯片上的扫描测试的示例性系统可包括流式扫描总线和多个核心流式扫描集线器(csh)。这些csh可通过流式扫描总线的部分以环形拓扑耦合，从而形成环形数据网络。这些csh中的每个csh可以包括父总线接口和子总线接口。这些csh中的每个csh还可包括流式扫描集线器(“ssh”)，该流式扫描集线器(“ssh”)耦合到父总线接口并且被配置为将芯片测试扫描数据发送到测试控制器并从该测试控制器接收芯片测试扫描结果。这些csh中的每个csh还可包括多路复用逻辑，该多路复用逻辑被配置为将子总线接口可选择地包括在环形数据网络中并且从该环形数据网络中可选择地排除该子总线接口。这些csh中的一个csh的父总线接口可耦合到芯片的片外接口。

3、示例性csh可包括父总线接口、流式扫描集线器(“ssh”)和子总线接口。父总线接口可被配置为经由流式扫描总线发送和接收数据。ssh可被配置为将芯片测试扫描数据发送到测试控制器并从该测试控制器接收芯片测试扫描结果。子总线接口可被配置为经由流式扫描总线发送和接收数据。csh还可包括多路复用逻辑，该多路复用逻辑被配置为将子总线接口可选择地耦合到父总线接口和ssh并且将子总线接口与父总线接口和ssh可选择地隔离。

4、一种用于芯片上的扫描测试的示例性方法可包括：在片外接口处接收扫描测试数据。该方法还可包括：将扫描测试数据提供给环形数据网络中的csh的父总线接口。该方法还可包括：从父总线接口向csh的ssh提供扫描测试数据。该方法可再包括：将csh中的扫描测试数据可选择地提供给csh的子总线接口，包括将csh的多路复用逻辑配置为将子总线接口可选择地包括在环形数据网络中并且从该环形数据网络中可选择地排除该子总线接口。

5、另一种用于芯片上的扫描测试的示例性系统可包括：用于通过芯片的片外接口接收扫描测试数据的构件。该系统还可包括：用于将扫描测试数据提供给环形数据网络中的csh的父总线接口的构件。该系统还可包括：用于从父总线接口向csh的ssh提供扫描测试数据的构件。该系统可再包括：用于将csh中的扫描测试数据可选择地提供给csh的子总线接口的构件。用于可选择地提供扫描测试数据的构件可包括：用于将csh的多路复用逻辑配置为将子总线接口可选择地包括在环形数据网络中并且从该环形数据网络中可选择地排除该子总线接口的构件。

技术特征：

1.一种用于集成电路芯片上的扫描测试的系统，所述系统包括：

2.根据权利要求1所述的系统，其中所述环形数据网络还包括第三csh，所述第三csh的所述父总线接口耦合到所述第一csh和所述第二csh中的一者的所述子总线接口。

3.根据权利要求1所述的系统，其中每个csh的所述多路复用逻辑包括多个子旁路多路复用器，所述子旁路多路复用器中的每个子旁路多路复用器具有耦合到所述子总线接口的子数据输出节点的第一输入和耦合到所述子总线接口的子数据输入节点的第二输入，所述子旁路多路复用器中的每个子旁路多路复用器被配置为将所述子数据输入节点和所述子数据输出节点可选择地包括在所述环形数据网络中并且从所述环形数据网络中可选择地排除所述子数据输入节点和所述子数据输出节点。

4.根据权利要求1所述的系统，其中所述芯片具有多个子系统，所述第二csh被包括在所述子系统中的一个子系统中，并且所述子系统中的所述一个子系统还包括子系统旁路逻辑，所述子系统旁路逻辑耦合到所述第二csh并且被配置为将所述第二csh可选择地包括在所述环形数据网络中并且从所述环形数据网络中可选择地排除所述第二csh。

5.根据权利要求4所述的系统，其中所述子系统旁路逻辑包括数据去倾斜先入先出(fifo)逻辑。

6.根据权利要求5所述的系统，其中所述多个子系统中的每个子系统包括时钟信号分配电路，所述时钟信号分配电路被配置为从前一子系统接收时钟信号并且将所述时钟信号转发到下一子系统，并且其中通过转发的时钟信号来对所述数据去倾斜fifo逻辑进行时钟控制。

7.根据权利要求1所述的系统，所述系统还包括多个总线适配器，每个总线适配器耦合到所述csh中的一个csh并且被配置为向所述csh中的所述一个csh提供所述流式扫描总线的第一部分并且向所述环形数据网络中的另一csh提供所述流式扫描总线的第二部分。

8.根据权利要求7所述的系统，其中所述总线适配器包括总线旋转器，所述总线旋转器被配置为将所述流式扫描总线的所述第二部分从所述总线中的第一位置旋转到所述总线中的第二位置。

9.一种用于集成电路芯片上的扫描测试的方法，所述方法包括：

10.根据权利要求9所述的方法，所述方法还包括：将所述环形数据网络中的第三csh的所述父总线接口耦合到所述第一csh和所述第二csh中的一者的所述子总线接口。

11.根据权利要求9所述的方法，所述方法还包括：将每个csh的所述多路复用逻辑的子旁路多路复用器可选择地配置为将子数据输入节点和子数据输出节点包括在所述环形数据网络中或从所述环形数据网络中排除所述子数据输入节点和所述子数据输出节点。

12.根据权利要求9所述的方法，所述方法还包括：将多个子系统中的一个子系统中的子系统旁路逻辑配置为将所述第二csh可选择地包括在所述环形数据网络中并且从所述环形数据网络中可选择地排除所述第二csh，其中所述第二csh被包括在所述多个子系统中的所述一个子系统中。

13.根据权利要求12所述的方法，所述方法还包括：使用所述子系统旁路逻辑中的先入先出(fifo)逻辑来对接收的数据进行去倾斜。

14.根据权利要求13所述的方法，所述方法还包括：从前一子系统接收时钟信号并且通过所述多个子系统中的每个子系统的时钟分配电路来转发所述时钟信号时钟信号，并且所述方法还包括：使用转发的时钟信号来对所述fifo逻辑进行时钟控制。

15.根据权利要求9所述的方法，所述方法还包括：配置多个总线适配器，每个总线适配器耦合到所述csh中的一个csh并且能够被配置为向所述csh中的所述一个csh提供所述流式扫描总线的第一部分并且向所述环形数据网络中的下一csh提供所述流式扫描总线的第二部分。

16.根据权利要求15所述的方法，其中配置所述总线适配器包括将总线旋转器配置为将所述流式扫描总线的所述第二部分从所述总线中的第一位置旋转到所述总线中的第二位置。

17.一种位于集成电路芯片上的核心流式扫描集线器(“csh”)，所述核心流式扫描集线器(“csh”)包括：

18.根据权利要求17所述的csh，其中所述多路复用逻辑包括多个子旁路多路复用器，所述子旁路多路复用器中的每个子旁路多路复用器具有耦合到所述子总线接口的子数据输出节点的第一输入和耦合到所述子总线接口的子数据输入节点的第二输入。

19.根据权利要求17所述的csh，其中所述csh被包括在所述集成电路芯片的多个子系统中的一个子系统中，并且所述子系统中的所述一个子系统还包括耦合到所述csh的子系统旁路逻辑。

20.根据权利要求19所述csh，其中所述子系统旁路逻辑包括数据去倾斜先入先出(fifo)逻辑。

21.根据权利要求17所述的csh，所述csh还包括总线适配器，所述总线适配器被耦合到所述csh并且被配置为向所述csh提供所述流式扫描总线的第一部分并且向经由所述流式扫描总线的一部分耦合到所述csh的另一csh提供所述流式扫描总线的第二部分。

22.根据权利要求21所述的系统，其中所述总线适配器包括总线旋转器，所述总线旋转器被配置为将所述流式扫描总线的所述第二部分从所述总线中的第一位置旋转到所述总线中的第二位置。

23.一种用于集成电路芯片上的扫描测试的系统，所述系统包括：

24.根据权利要求23所述的系统，所述系统还包括：将所述环形数据网络中的第三csh的所述父总线接口耦合到所述第一csh和所述第二csh中的一者的所述子总线接口。

25.根据权利要求23所述的系统，所述系统还包括：用于可选择地配置所述csh的所述多路复用逻辑的子旁路多路复用器的构件。

26.根据权利要求23所述的系统，所述系统还包括：用于可选择地绕过包含所述csh的子系统以使所述子系统不包括在所述环形数据网络中的构件。

27.根据权利要求26所述的系统，所述系统还包括：用于使用所述子系统旁路逻辑中的先入先出(fifo)逻辑来对接收的数据进行去倾斜的构件。

28.根据权利要求27所述的系统，所述系统还包括：用于从前一子系统接收时钟信号并且通过所述多个子系统中的每个子系统的时钟分配电路来转发所述时钟信号时钟信号的构件，并且所述系统还包括：用于使用转发的时钟信号来对所述fifo逻辑进行时钟控制的构件。

29.根据权利要求23所述的系统，所述系统还包括：用于将所述csh可配置地适配到耦合到所述csh的总线的构件，用于可配置地适配所述csh的所述构件包括用于向所述csh中的一个csh可选择地提供所述流式扫描总线的第一部分并且向所述环形数据网络中的下一csh提供所述流式扫描总线的第二部分的构件。

30.根据权利要求29所述的系统，其中用于向所述csh中的所述一个csh可选择地提供所述总线的第一部分并且向所述环形数据网络中的下一csh提供所述总线的第二部分的所述构件包括用于将总线旋转器配置为将所述总线的所述第二部分从所述总线中的第一位置旋转到所述总线中的第二位置的构件。

技术总结芯片上的扫描测试特征可包括具有核心流式扫描集线器(CSH)的流式扫描网络(SSN)。CSH可包括父总线接口、子总线接口和流式扫描集线器(SSH)。CSH还可包括多路复用逻辑，该多路复用逻辑被配置为选择是将子总线接口包括在SSN中还是从SSN中排除子总线接口。多个CSH可通过子总线接口以分层拓扑互连。技术研发人员：J·阿布拉汗,A·贾恩,R·科马兰·奈尔,B·M·I·山约尔,M·克利什那帕受保护的技术使用者：高通股份有限公司技术研发日：技术公布日：2024/9/17