用于掩埋特征的套刻测量的电子束优化的制作方法

本文提供的实施例涉及一种系统和方法，用于优化电子束参数，诸如扫描电子显微镜(sem)操作参数，用于测量掩埋特征，更具体地，用于提高套刻测量效率。

背景技术：

1、在集成电路(ic)的制造过程中，检查未完成或完成的电路部件以确保其根据设计制造且无缺陷。可采用利用光学显微镜或带电粒子(例如，电子)束显微镜(诸如扫描电子显微镜(sem))的检查系统。随着ic部件的物理尺寸持续缩小，缺陷检测的准确性和产率变得更加重要。

2、为了监测器件制造工艺的一个或多个步骤，诸如包括例如曝光，抗蚀剂处理、蚀刻、显影、烘焙等的光刻工艺，可以检查样品，例如通过器件制造工艺图案化的衬底或其中使用的图案化器件，其中可以测量样品的一个或多个参数。套刻测量是半导体器件制造的重要控制度量。检查可能发现图案缺陷，诸如定位错误，连接失败，分离失败或闯入的颗粒。检查在器件制造工艺中使用的衬底和图案化器件可以有助于提高产率。从检查获得的信息可用于标识缺陷，或调整器件制造工艺。

技术实现思路

1、本公开的实施例提供用于优化sem操作选配方案的方法、装置和系统，所述sem操作制法包括用于套刻测量的一个或多个sem参数。

2、在一些实施例中，提供了一种用于确定由电子束用于套刻测量的一个或多个参数的系统。该系统包括控制器，该控制器包括电路系统，该电路系统被配置为致使系统基于晶片叠层的多个特性和在所述晶片叠层上的多个特征处检测到的多个背散射电子(bse)产率来执行确定用于晶片叠层的套刻测量的获取时间；以及基于对套刻测量的获取时间的优化来确定包括电子束的着陆能量的一个或多个参数。

3、在一些实施例中，提供了一种确定由电子束用于套刻测量的一个或多个参数的方法。该方法包括基于晶片叠层的多个特性和在晶片叠层上的多个特征处检测到的多个背散射电子(bse)产率来确定用于晶片叠层的套刻测量的获取时间；以及基于对套刻测量的获取时间的优化来确定包括电子束的着陆能量的一个或多个参数。

4、在一些实施例中，一种非暂态计算机可读介质存储可由系统的至少一个处理器执行系统的至少一个处理器执行以使系统执行确定由电子束用于套刻测量的一个或多个参数的方法。该方法包括基于晶片叠层的多个特性和在晶片叠层上的多个特征处检测到的多个背散射电子(bse)产率来确定用于晶片叠层的套刻测量的获取时间；以及基于对套刻测量的获取时间的优化来确定包括电子束的着陆能量的一个或多个参数。

5、在一些实施例中，提供了一种用于确定由电子束用于套刻测量的一个或多个参数的系统。该系统包括控制器，该控制器包括被配置成使该系统执行以下操作的电路系统：确定在晶片叠层上的多个特征处检测到的多个背散射电子(bse)产率，其中bse产率由晶片叠层的第一组晶片叠层参数以及第二组材料特性和电子束参数来确定；优化用于晶片叠层的套刻测量的获取时间，获取时间是基于第一组晶片叠层参数和多个背散射电子(bse)产率确定的；以及基于对套刻测量的优化的获取时间来确定包括电子束的着陆能量的一个或多个参数。

6、在一些实施例中，一种存储指令集的非暂态计算机可读介质，该指令集可由系统的至少一个处理器执行以使系统执行确定由电子束用于套刻测量的一个或多个参数的方法。该方法包括确定在晶片叠层上的多个特征处检测到的多个背散射电子(bse)产率，其中bse产率由晶片叠层的第一组晶片叠层参数以及第二组材料特性和电子束参数确定；优化用于晶片叠层的套刻测量的获取时间，该获取时间是基于第一组晶片叠层参数和多个背散射电子(bse)产率确定的；以及基于对套刻测量的优化的获取时间来确定包括电子束的着陆能量的一个或多个参数。

7、在一些实施例中，提供了一种确定由电子束用于套刻测量的一个或多个参数的方法。该方法包括确定在晶片叠层上的多个特征处检测到的多个背散射电子(bse)产率，其中bse产率由晶片叠层的第一组晶片叠层参数以及第二组材料特性和电子束参数确定；优化用于晶片叠层的套刻测量的获取时间，该获取时间是基于第一组晶片叠层参数和多个背散射电子(bse)产率确定的；以及基于对套刻测量的优化的获取时间来确定包括电子束的着陆能量的一个或多个参数。

8、从以下结合附图的描述中，本公开的实施例的其他优点将变得显而易见，在附图中通过图示和示例的方式阐述了本发明的某些实施例。

技术特征：

1.一种用于确定由电子束用于套刻测量的一个或多个参数的系统，所述系统包括：

2.根据权利要求1所述的系统，其中所述晶片叠层的所述多个特性包括所述晶片叠层中材料的密度或原子序数。

3.根据权利要求1所述的系统，其中所述晶片叠层的所述多个特性包括所述晶片叠层上所述多个特征的几何形状或尺寸。

4.根据权利要求3所述的系统，其中所述多个特征包括一组掩埋线特征，并且其中所述掩埋线特征的尺寸包括节距。

5.根据权利要求1所述的系统，其中所述获取时间还基于与所述电子束的斑点尺寸相关的一个或多个硬件参数来确定。

6.根据权利要求1所述的系统，其中所述获取时间还基于与检测器效率相关的一个或多个硬件参数来确定。

7.根据权利要求1所述的系统，其中所述获取时间还基于套刻规范来确定。

8.根据权利要求1所述的系统，其中所述控制器包括被配置为使所述系统还执行以下操作的所述电路系统：

9.根据权利要求1所述的系统，其中确定所述套刻测量的所述获取时间还包括：

10.一种非暂态计算机可读介质，其存储指令集，所述指令集能够由系统的至少一个处理器执行，以使所述系统执行确定由电子束用于套刻测量的一个或多个参数的方法，所述方法包括：

11.根据权利要求10所述的非暂态计算机可读介质，其中所述晶片叠层的所述多个特性包括所述晶片叠层中材料的密度或原子序数。

12.根据权利要求10所述的非暂态计算机可读介质，其中所述晶片叠层的所述多个特性包括所述晶片叠层上的所述多个特征的几何形状或尺寸。

13.根据权利要求12所述的非暂态计算机可读介质，其中所述多个特征包括一组掩埋线特征，并且其中所述掩埋线特征的尺寸包括节距。

14.根据权利要求10所述的非暂态计算机可读介质，其中所述获取时间还基于与所述电子束的斑点尺寸相关的一个或多个硬件参数来确定。

15.根据权利要求10所述的非暂态计算机可读介质，其中所述获取时间还基于与检测器效率相关的一个或多个硬件参数来确定。

技术总结公开了用于确定由电子束用于套刻测量的一个或多个参数的系统、非暂态计算机可读介质和方法。在一些实施例中，该方法包括基于晶片叠层的多个特性和在晶片叠层上的多个特征处检测到的多个背散射电子(BSE)产率来确定晶片叠层的套刻测量的获取时间。该方法还包括基于对套刻测量的获取时间的优化来确定包括电子束的着陆能量的一个或多个参数。技术研发人员：B·H·高利,T·J·胡伊斯曼,A·G·M·吉尔斯,陈光青受保护的技术使用者：ASML荷兰有限公司技术研发日：技术公布日：2024/11/18