微机电系统装置及其形成方法与流程

1.本揭露关于一种微机电系统装置及其形成方法。背景技术：2.微机电系统(micro-electro mechanical system，mems)装置包含可以使用半导体技术制造以形成机械及电气特征的装置。mems装置可以包含具有微米或亚微米的尺寸的移动部件及用于将移动部件电耦合至电信号的机构。电信号可以为在移动部件上引起移动的输入信号或由移动部件的移动产生的输出信号。mems装置为有用的装置，其可以与诸如半导体装置的其他装置集成以用作感测器或致动器。技术实现要素：3.根据本揭露的一些实施例中，一种微机电系统装置包括一活动梳状结构及一静止结构。活动梳状结构位于一外壳内的一空腔中且活动梳状结构包括一梳轴部分及多个活动梳指。活动梳指自该梳轴部分侧向突出，其中该活动梳状结构包括一金属材料部分。静止结构固定至该外壳，其中该活动梳状结构及该静止结构用以基于该活动梳状结构相对于该静止结构的侧向移动来产生一电输出信号。4.根据本揭露的一些实施例中，一种微机电系统装置包括一活动梳状结构及一静止结构。活动梳状结构位于一外壳内的一空腔中且活动梳状结构包括一梳轴部分及多个活动梳指。活动梳指自该梳轴部分侧向突出，其中该活动梳状结构包括一第一金属材料部分。静止结构固定至该外壳且包括具有与该第一金属材料部分相同的一材料组成物的一第二金属材料部分，其中该活动梳状结构及该静止结构用以基于该些活动梳状结构与该静止结构之间的一电容改变来产生一电输出信号。5.根据本揭露的一些实施例中，一种形成微机电系统装置的方法，包括以下步骤。在一半导体基质材料层中形成一第一沟槽及一第二沟槽；在该第一沟槽及该第二沟槽中沉积至少一种沟槽填充材料，其中该至少一种沟槽填充材料包括一金属材料；及移除该第一沟槽及该第二沟槽周围的该半导体基质材料层的一部分，其中该第一沟槽中的该至少一种沟槽填充材料的多个部分包括一活动梳状结构，且该第二沟槽中的该至少一种沟槽填充材料的多个部分包括一静止结构，且其中该活动梳状结构及该静止结构用以基于该些活动梳状结构与该静止结构之间的一电容改变来产生一电输出信号。附图说明6.当结合随附附图阅读时，根据以下详细描述最佳地理解本揭露的态样。应注意，根据行业中的标准实践，未按比例绘制各种特征。实务上，为了论述清楚起见，各种特征的尺寸可以任意增加或减小。7.图1a为根据本揭露的实施例的在形成凹槽空腔之后包含半导体基质材料层的例示性结构的垂直横截面图；8.图1b为沿着图1a的水平面b–b’的例示性结构的水平横截面图；9.图2为根据本揭露的实施例的在凹槽空腔的外围处形成扩散阻障间隔物之后的例示性结构的垂直横截面图；10.图3为根据本揭露的实施例的在形成半导体氧化物板材之后的例示性结构的垂直横截面图；11.图4为根据本揭露的实施例的在移除扩散阻障间隔物之后的例示性结构的垂直横截面图；12.图5a为根据本揭露的实施例的在将半导体基质材料层接合至帽基板之后的例示性结构的垂直横截面图；13.图5b为沿着图5a的平面b–b’的例示性结构的水平横截面图。铰接垂直平面a–a’为图5a的垂直横截面图的平面；14.图6a为根据本揭露的实施例的在形成梳状沟槽及缘沟沟槽之后的例示性结构的垂直横截面图；15.图6b为根据图6a的例示性结构的水平横截面图。铰接垂直平面a–a’为图6a的垂直横截面图的平面；16.图7a为根据本揭露的实施例的在形成梳状沟槽及壁结构之后的例示性结构的垂直横截面图；17.图7b为沿着图7a的平面b–b’的例示性结构的水平横截面图。铰接垂直平面a–a’为图7a的垂直横截面图的平面；18.图8a至图8h为根据本揭露的各种实施例的活动梳指的各种组态的垂直横截面图；19.图9a至图9h为根据本揭露的各种实施例的静止梳指的各种组态的垂直横截面图；20.图10a为根据本揭露的实施例的在形成金属材料部分之后的例示性结构的垂直横截面图；21.图10b为沿着图10a的平面b–b’的例示性结构的俯视图。铰接垂直平面a–a’为图10a的垂直横截面图的平面；22.图11a为根据本揭露的实施例的在形成图案化蚀刻遮罩层之后的例示性结构的垂直横截面图；23.图11b为图11a的例示性结构的局部透视俯视图。铰接垂直平面a–a’为图11a的垂直横截面图的平面；24.图12a为根据本揭露的实施例的在针对图案化蚀刻遮罩层、梳状结构、缘沟沟槽填充结构及半导体氧化物板材选择性地各向同性地蚀刻半导体基质材料层的未遮罩部分之后的例示性结构的垂直横截面图；25.图12b为沿着图12a的平面b–b’的例示性结构的水平横截面图。铰接垂直平面a–a’为图12a的垂直横截面图的平面；26.图13a为根据本揭露的实施例的在移除图案化蚀刻遮罩层之后的例示性结构的垂直横截面图；27.图13b为根据图13a的例示性结构的俯视图。铰接垂直平面a–a’为图 13a的垂直横截面图的平面；28.图14为根据本揭露的实施例的通过将帽基板拆离且将例示性结构单体化成多个加速度计而形成的加速度计的垂直横截面图；29.图15为图示了根据本揭露的实施例的可以被执行以形成mems装置的处理步骤集合的流程图。30.【符号说明】31.10:半导体基质材料层32.10a:中心质量块部分33.10f:半导体框架34.10m:半导体基质层35.11:扩散阻障间隔物36.12a、12b:板材37.13:凹槽空腔38.13r:凹陷底表面39.13s:侧壁40.20:帽基板41.30、40:梳状结构42.31、41、51:梳状沟槽43.32、42、110、120、130:金属材料部分44.33、52、82、87、92、97:介电衬垫45.34、44、48:半导体材料部分46.36、46:第二金属材料部分47.37:光阻剂层48.38:第二半导体材料部分49.43:梳沟槽延伸部分50.50:阻障结构51.51:检验质量块阻障沟槽52.54:阻障导电填充材料部分53.61:空腔54.67:蚀刻遮罩材料层55.81、86、91、96:缘沟沟槽56.84、89、94、99:缘沟沟槽填充材料部分57.80:靠近的壁结构58.85:悬吊壁结构59.90:中间壁结构60.95:远端壁结构61.100:加速度计62.101:第一水平表面63.102:第二水平表面64.301:第一活动梳状结构65.302:第二活动梳状结构electromechanical system，mems)装置的微结构。mems装置含有用于量测mems装置所附接至的物体的移动的精确检验质量块。例如，mems装置可以包含加速度计。本揭露的实施例可用于形成针对mems装置的高精度检验质量块。89.具体而言，可以在半导体基质材料层的一侧上形成沟槽。沟槽可以包含例如第一沟槽及第二沟槽。在一个实施例中，沟槽可以包含具有相应梳状水平横截面形状的梳状沟槽。这些沟槽在本文中被称为梳状沟槽。梳状沟槽可以包含相应内部梳状沟槽及相应外部梳状沟槽的两个指叉式对。半导体基质材料层的随后将被图案化成检验质量块的第一部分(即中心质量块部分)可以位于两个内部梳状沟槽之间。外部梳状沟槽可以由梳轴延伸沟槽连接。外部梳状沟槽及梳轴延伸沟槽共同包围所有内部梳状沟槽，且限定用于随后形成的空腔的侧向边界。公共梳轴空腔部分可以限定空腔的边界，随后将形成的活动部件被侧向约束在该空腔中。90.介电衬垫层及至少一种导电填充材料可以沉积在梳状沟槽中，且位于包含半导体基质材料层的顶表面的水平面上方的介电衬垫层及至少一种导电填充材料的多余部分可以由平坦化制程移除。根据一些实施例，可以采用多种导电填充材料来提供增强的填充轮廓且增加待形成的电极的机械及电性质。每一梳状沟槽中的介电衬垫层及至少一种导电填充材料的剩余部分包括梳状结构。梳状结构包含形成在内部梳状沟槽中的活动梳状结构及形成在外部梳状沟槽中的静止梳状结构。包含中心质量块部分、活动梳状结构及静止梳状结构的活动结构可以与第二半导体氧化物板材拆离。指叉式梳状结构包括电容器结构，当活动结构相对于包含静止梳状结构的静止结构移动时，该电容器结构产生电容改变。微结构可以包含加速度计，该加速度计可以侦测微结构所附接至的系统的加速度。用于填充梳状沟槽的多种材料的使用可以为微结构提供结构及电益处。下文更详细地描述本揭露的实施例的各个态样。91.参考图1a及图1b，图示了半导体基质材料层10，其可以被提供作为包含在第一侧上的第一水平表面101及在第二侧上的始终具有均匀厚度的背侧表面(即第二水平表面)的平面结构，但不一定限于此。半导体基质材料层10 包含第一半导体材料，该第一半导体材料可以为单晶半导体材料或多晶半导体材料。在一个实施例中，半导体基质材料层10可以包含单晶半导体层，诸如单晶硅层。半导体基质材料层10的均匀厚度可以在介于30微米至1mm的范围内，诸如介于100微米至600微米的范围内。虽然用于形成单个加速度计的区在图1a及图1b中图示，可以理解加速度计的二维阵列可以形成在单个晶圆上。因此，图1a及图1b中所图示的图案可以在半导体基质材料层10上方以二维阵列的图案重复。92.可以在半导体基质材料层10的第一水平表面101上方施加光阻剂层(未示出)。光阻剂层可以被微影图案化以形成具有待随后形成的检验质量块(其亦被称为中心质量块部分)的一般形状的开口。在一个实施例中，光阻剂层中的开口的外围可以自检验质量块的外围向外侧向偏移，以随后由侧向偏移距离形成。侧向偏移距离可以例如介于0.5微米至30微米的范围内。因此，光阻剂层中的开口的区域可以具有比随后待形成的检验质量块的区域(a_pm)更大的区域。在非限制性说明性实例中，光阻剂层中的开口可以具有细长的圆角矩形形状，其中纵向尺寸介于300微米至6毫米的范围内，且横向尺寸介于30微米至600微米的范围内，但亦可以使用更小及更大的尺寸。93.光阻剂层中的开口的图案可以由蚀刻制程转印至半导体基质材料层10的上部部分，该蚀刻制程可以包含各向异性蚀刻制程或各向同性蚀刻制程。可以形成自半导体基质材料层10的第一水平表面101垂直凹陷的凹槽空腔13。凹陷的水平表面可以设置在凹槽空腔13的底部处。凹槽空腔13的凹槽深度可以介于0.3微米至10微米的范围内，诸如介于0.6微米至5微米的范围内，但亦可以使用更小及更大的凹槽深度。凹槽空腔13具有侧壁13s，该侧壁13s将凹槽空腔13的凹陷底表面13r连接至半导体基质材料层10的第一水平表面 101的未凹陷部分。随后可以例如通过灰化来移除光阻剂层。94.参考图2，可以在凹槽空腔13的外围处形成包含扩散阻障材料的扩散阻障间隔物11(亦称为阻障间隔物)。扩散阻障间隔物11包含阻止氧通过其扩散的材料。例如，扩散阻障间隔物11可以包含及/或可以基本上由氮化硅组成。然而，其他合适的材料亦在本揭露的预期范畴内。在一些实施例中，扩散阻障间隔物11可以为任何材料，且用以保护凹槽空腔13的侧壁13s免受随后形成的半导体氧化物板材(图3中的板材12a及12b)的影响。扩散阻障间隔物11 可以例如通过将扩散阻障材料层(诸如氮化硅层或包含金属氮化物材料(例如 tan、tin或wn)的金属氮化物层)保形沉积在凹槽空腔13的凹陷底表面13r 及侧壁13s上以及在半导体基质材料层10的第一水平表面101的未凹陷部分上来形成。在其他实施例中，可以通过使半导体基质材料层10的部分变性来形成扩散阻障间隔物11。扩散阻障材料层的厚度可以介于30nm至200nm的范围内，但亦可以使用更小及更大的厚度。扩散阻障材料可以各向异性地蚀刻以移除沉积在凹槽空腔的凹陷底表面上及半导体基质材料层10的第一水平表面101的未凹陷部分上的扩散阻障材料层的水平部分。扩散阻障材料层的剩余垂直部分构成扩散阻障间隔物11。在一个实施例中，凹槽空腔13的每一侧壁 13s可以接触扩散阻障间隔物11的相应外部侧壁。扩散阻障间隔物11可以具有大致管状的形状，且因此可以与环面在拓扑上异物同形，即可以连续变形为环面而不产生新孔或破坏预先存在的孔。95.参考图3，可以执行氧化制程以将凹槽空腔13的底部处及半导体基质材料层10的未凹陷部分上的半导体基质材料层10的实体暴露表面部分转变为半导体氧化物板材(12a、12b)。例如，可以执行热氧化制程以将半导体基质材料层10的实体暴露表面部分转变为半导体氧化物材料部分。扩散阻障间隔物11 防止氧原子通过其扩散至在氧化制程期间形成凹槽空腔13的侧壁的半导体基质材料层10。热氧化制程可以使用干式氧化制程、湿式氧化制程或快速热氧化制程。例如，干式氧化为使用o2作为氧化剂的热氧化制程。湿式氧化为使用h2o作为氧化剂的热氧化。快速热氧化为使用单个晶圆处理腔室且在高温下提供热氧化的热氧化制程。96.可以经由氧化制程通过将半导体基质材料层10的下伏表面部分转变为介电半导体氧化物材料部分来在凹槽空腔13的底部处形成第一半导体氧化物板材12a。可以通过将半导体基质材料层10的下伏表面部分转变为附加的介电半导体氧化物材料部分来在半导体基质材料层10的未凹陷部分的第一水平表面101上形成第二半导体氧化物板材12b。第一及第二半导体氧化物板材(12a、 12b)的厚度可以介于50nm至500nm的范围内，但亦可以使用更小及更大的厚度。在一个实施例中，在半导体基质材料层10包含除硅以外的任何材料(诸如硅锗合金或iii-v族化合物半导体材料)的实施例中，第一及第二半导体氧化物板材(12a、12b)可以包括氧化硅或半导体基质材料层10的半导体材料的氧化物及/或可以基本上由氧化硅或半导体基质材料层10的半导体材料的氧化物组成。97.参考图4，可以针对第一及第二半导体氧化物板材(12a、12b)及半导体基质材料层10的材料选择性地移除扩散阻障间隔物11。例如，若扩散阻障间隔物11包含氮化硅，则可以执行使用热磷酸的湿式蚀刻制程以针对第一及第二半导体氧化物板材(12a、12b)及半导体基质材料层10的材料选择性地移除扩散阻障间隔物11。半导体基质材料层10的半导体表面可以实体暴露在凹槽空腔13的侧壁处。98.参考图5a及图5b，半导体基质材料层10可以经由第二半导体氧化物板材12b接合至帽基板20。帽基板20可以包括半导体基板、导电基板、介电基板或其组合。帽基板20可以具有足够的厚度以在半导体基质材料层10的随后的薄化期间提供结构支撑。例如，帽基板20的厚度可以介于60微米至1mm 的范围内，但亦可以使用更厚或更薄的帽基板。99.帽基板20可以随后附接至半导体基质材料层10。在一个实施例中，帽基板20的水平顶表面包含可以接合至第二半导体氧化物板材12b的半导体氧化物材料的材料。第二半导体氧化物板材12b可以通过将第二半导体氧化物板材12b接合至帽基板20而附接至帽基板20。可以使用合适的接合方法将第二半导体氧化物板材12b接合至帽基板20的水平顶表面。例如，若帽基板20 包括半导体顶表面，则可以使用诸如硅与氧化硅接合的半导体与氧化物接合来将帽基板20接合至第二半导体氧化物板材12b。替代地，若帽基板20包括半导体氧化物顶表面(诸如氧化硅顶表面)，则可以使用诸如氧化硅与氧化硅接合的氧化物与氧化物接合来将帽基板20接合至第二半导体氧化物板材12b。半导体与氧化物接合或氧化物与氧化物接合可以由在升高的温度下的退火制程执行，该升高的温度可以介于200摄氏度至600摄氏度的范围内。100.随后可以通过磨削、研磨及/或蚀刻位于第二半导体氧化物板材12b的相对侧上的半导体基质材料层10的背侧表面来薄化半导体基质材料层10。薄化制程的最终步骤可以包含研磨步骤，该研磨步骤在半导体基质材料层10的背侧(即研磨侧)上提供水平平坦表面。半导体基质材料层10的研磨背侧表面在本文中被称为第二水平表面102。如在第二水平表面102与接触第二半导体氧化物板材12b的第一水平表面101之间所量测的半导体基质材料层10的厚度 t可以介于2微米至60微米的范围内，诸如介于4微米至30微米的范围内，但亦可以使用更小及更大的厚度。针对半导体基质材料层10的厚度t的下限可以由后续形成的电容器结构的最小电容要求来强加，而针对半导体基质材料层10的厚度t的上限可以由随后用于形成穿过半导体基质材料层10的梳状沟槽的蚀刻制程的制程能力及经济可行性来强加。101.参考图6a及图6b，光阻剂层37可以施加在半导体基质材料层10的第二水平表面102上，且可以被微影图案化以形成穿过其中的开口。光阻剂层 37中的开口的图案可以包含两个指叉式梳状图案。每一指叉式梳状图案可以包含内部梳状图案(cpi1或cpi2)及外部梳状图案(cpo1或cpo2)。第一指叉式梳状图案(cpi1、cpo1)包含第一内部梳状图案cpi1及第一外部梳状图案 cpo1。第二指叉式梳状图案(cpi2、cpo2)包含第二内部梳状图案cpi2及第二外部梳状图案cpo2。102.每一内部梳状图案(cpi1或cpi2)包含相应梳轴图案及可以邻接至相应梳轴图案的相应梳齿图案。内部梳状图案(cpi1、cpi2)的每一梳轴图案可以在含或不含侧向起伏的情况下沿着第一水平方向hd1侧向延伸。每一外部梳状图案 (cpo1或cpo2)包含相应梳轴图案及可以邻接至相应梳轴图案的相应梳齿图案。外部梳状图案(cpo1、cpo2)的每一梳轴图案可以在含或不含侧向起伏的情况下沿着第一水平方向hd1侧向延伸。外部梳状图案(cpo1、cpo2)内的梳轴图案可以邻接至梳轴延伸图案csep，该梳轴延伸图案csep沿着垂直于第一水平方向hd1的第二水平方向hd2侧向延伸。具体而言，外部梳状图案 (cpo1、cpo2)内的梳轴图案中的每一者的末端区段可以邻接至梳轴延伸图案 csep的末端区段，使得外部梳状图案(cpo1、cpo2)及梳轴延伸图案csep 内的梳轴图案的集合共同形成大致矩形形状，该矩形形状限定了随后将在半导体基质材料层10中形成的空腔的外部边界。103.两个指叉式梳状图案可以配置成使得两个内部梳状图案(cpi1、cpi2)彼此靠近且两个外部梳状图案(cpo1、cpo2)彼此远离。换言之，两个外部梳状图案(cpo1、cpo2)的梳轴图案之间沿着第二水平方向hd2的侧向间隔距离大于两个内部梳状图案(cpi1、cpi2)的梳轴图案之间的侧向间隔距离。104.由光阻剂层37遮罩的细长区可以设置在两个内部梳状图案(cpi1、cpi2) 的梳轴图案之间，该细长区包含检验质量块(即中心质量块部分)随后将自半导体基质材料层10图案化的区域。光阻剂层37中的开口可以包含检验质量块阻障图案pmbp，该检验质量块阻障图案pmbp位于随后将形成检验质量块的区域的边界处。两个内部梳状图案(cpi1、cpi2)的梳轴图案可以具有环绕检验质量块阻障图案pmbp的延伸部分，以提供蚀刻剂收缩结构，该蚀刻剂收缩结构阻碍检验质量块阻障图案pmbp周围的半导体基质材料层10的部分的侧向蚀刻。105.内部梳状图案(cpi1、cip2)及外部梳状图案(cpo1、cpo2)内的每一梳齿图案包含彼此平行的多个梳齿图案。每一梳齿图案沿着梳齿图案的共同纵向方向远离相应梳轴图案侧向延伸。每一齿图案可以沿着纵向方向伸长且可以具有茎干区，该茎干区具有基本上均匀的宽度且附接至相应梳轴图案。每一齿图案亦可以具有尖端区段，该尖端区段具有随着距相应梳轴图案的距离而逐渐减小的宽度。梳齿图案内的梳齿图案的共同纵向方向可以相对于第二水平方向hd2 成介于1度至10度(诸如2度至8度)的范围内的角度，以便最佳化随着随后形成的活动结构的位移而变的随后形成的电容器结构中的电容改变。每一梳齿图案的尖端区段可以有利地用于在随后形成的活动结构(即中心质量块部分) 的位移期间增加电容改变。106.第一内部梳状图案cpi1的梳齿图案及第一外部梳状图案cpo1的梳齿图案可以与针对其中的所有梳齿图案的平行纵向方向成指叉状。指叉式区可以包含第一内部梳状图案cpi1的尖端区段及第一外部梳状图案cpo1的梳齿图案。同样，第二内部梳状图案cpi2的梳齿图案及第二外部梳状图案cpo2的梳齿图案可以与针对其中的所有梳齿图案的平行纵向方向成指叉状。指叉式区可以包含第二内部梳状图案cpi2的尖端区段及第二外部梳状图案cpo2的梳齿图案。第二内部梳状图案cpi2的梳齿图案及第二外部梳状图案cpo2的梳齿图案的纵向方向可以相对于第一内部梳状图案cpi1的梳齿图案及第一外部梳状图案cpo1的梳齿图案的纵向方向与第二水平方向hd2在相反的方向上倾斜。光阻剂层37中的开口的整体图案可以具有沿着第一水平方向hd1延伸的镜面对称平面(mirror symmetry plane，msp)。107.在一个实施例中，随后将形成检验质量块的区域及两个内部梳状图案 (cpi1、cpi2)的梳轴图案的沿着第一水平方向hd1延伸的部分的区域在俯视图中可以位于第一半导体氧化物板材12a的一对纵向侧壁之间。虽然使用描述加速度计的实施例来描述本揭露，且可以最佳化光阻剂层37中的开口的图案以供形成加速度计，但本揭露的方法可以用于形成包含活动结构的任何微结构，该活动结构包含检验质量块(即，活动中心质量块)。如此，光阻剂层37 中的开口的设计可以为或可以不为对称的。此外，虽然使用两组指叉式图案来描述本揭露，但可以使用单个指叉式图案或三个或更多个指叉式图案来形成针对微结构的单个指叉式梳状结构或三个或更多个指叉式梳状结构，其可以为 mems装置。一般而言，检验质量块可以形成在由第一半导体氧化物板材12a 的外围限定的区域内。108.此外，光阻剂层37中的图案可以包含侧向围绕第一内部梳状图案cpi1 的梳齿图案及第一外部梳状图案cpo1的梳齿图案的区域的缘沟沟槽的图案。例如，缘沟沟槽的图案可以包含：针对靠近的缘沟沟槽的图案，该图案侧向围绕缘沟沟槽的图案，该图案侧向围绕第一内部梳状图案cpi1的梳齿图案及第一外部梳状图案cpo1的梳齿图案的区域；针对中间缘沟沟槽的图案，该图案侧向围绕针对靠近的缘沟沟槽的图案；针对远端缘沟沟槽的图案，该图案侧向围绕针对中间缘沟沟槽的图案；以及悬吊弹簧缘沟沟槽的图案，该图案用于连接针对靠近的缘沟沟槽的图案的区段及梳轴部分的图案的相应对。109.可以执行各向异性蚀刻制程以经由半导体基质材料层10的上部部分转印光阻剂层37中的开口的图案。各向异性蚀刻制程可以为反应离子蚀刻制程，该反应离子蚀刻制程蚀刻半导体基质材料层10的未遮罩部分。因此，各向异性蚀刻制程可以复制半导体基质材料层10的上部部分中的光阻剂层中的开口的图案。梳状沟槽(31、41、51)可以穿过半导体基质材料层10的上部部分来形成。梳状沟槽中的每一者可以自半导体基质材料层10的第二水平表面102 朝向半导体基质材料层10的第一水平表面101延伸。在一个实施例中，梳状沟槽(31、41、51)垂直延伸至包含第一半导体氧化物板材12a的顶表面的水平面，即包含第一半导体氧化物板材12a与半导体基质材料层10之间的水平界面的水平面。各向异性蚀刻制程可以具有用于针对第一半导体氧化物板材12a 的材料选择性地蚀刻半导体基质材料层10的半导体材料的蚀刻化学物质。例如，各向异性蚀刻制程可以具有使用hbr/nf3/o2/sf6的蚀刻化学物质。110.可以形成两个指叉式梳状沟槽，该指叉式梳状沟槽复制两个指叉式梳状图案的图案。每一指叉式梳状沟槽可以包含内部梳状沟槽31及外部梳状沟槽41。第一指叉式梳状沟槽包含位于镜面对称平面(mirror symmetry plane，msp)的一侧上的第一内部梳状沟槽311及第一外部梳状沟槽411。第二指叉式梳状沟槽包含位于镜面对称平面(mirror symmetry plane，msp)的相对侧上的第二内部梳状沟槽312及第二外部梳状沟槽412。111.每一内部梳状沟槽31包含复制梳轴图案的相应梳状沟槽轴部分及复制梳齿图案且邻接至相应梳状沟槽轴部分的相应梳状沟槽齿部分。内部梳状沟槽 31的每一梳状沟槽轴部分可以在含或不含侧向起伏的情况下沿着第一水平方向hd1侧向延伸。每一外部梳状沟槽41包含复制梳轴图案的相应梳状沟槽轴部分及复制梳齿图案且邻接至相应梳状沟槽轴部分的相应梳状沟槽齿部分。外部梳状沟槽41的每一梳状沟槽轴部分可以在含或不含侧向起伏的情况下沿着第一水平方向hd1侧向延伸。外部梳状沟槽41内的梳状沟槽轴部分可以邻接至沿着第二水平方向hd2侧向延伸的梳状沟槽延伸部分43。具体而言，外部梳状沟槽41内的梳状沟槽轴部分中的每一者的末端区段可以邻接至梳状沟槽延伸部分43的末端区段，使得外部梳状沟槽41及梳状沟槽延伸部分43内的梳状沟槽轴部分的集合共同形成大致矩形形状，该矩形形状限定了随后将在半导体基质材料层10中形成的空腔的外部边界。112.两个指叉式梳状沟槽(31、41)可以配置成使得两个内部梳状沟槽(311、312) 彼此靠近且两个外部梳状沟槽(411、412)彼此远离。换言之，两个外部梳状沟槽(411、412)的梳状沟槽轴部分之间沿着第二水平方向hd2的侧向间隔距离大于两个内部梳状沟槽(311、312)的梳状沟槽轴部分之间的侧向间隔距离。113.具有大致细长矩形形状的半导体基质材料层10的第一部分可以设置在两个内部梳状沟槽(311、312)的梳状沟槽轴部分之间，该第一部分对应于检验质量块的区域(即中心质量块部分)随后将被图案化的区。检验质量块阻障沟槽51 可以形成在光阻剂层37中的开口下方，这些开口包含检验质量块阻障图案 (proof mass barrier pattern，pmbp)，这些检验质量块阻障图案位于随后将形成检验质量块的区域的边界处。一对检验质量块阻障沟槽51可以沿着第一水平方向hd1侧向间隔开。两个内部梳状沟槽(311、312)的梳状沟槽轴部分可以具有环绕检验质量块阻障沟槽51的延伸部分，且可以随后用于形成约束在随后的各向同性蚀刻制程期间侧向蚀刻半导体基质材料层10的结构。114.内部梳状沟槽31及外部梳状沟槽41内的每一梳状沟槽齿部分可以包含彼此平行的多个梳状沟槽齿部分。每一梳状沟槽齿部分沿着梳状沟槽齿部分的共同纵向方向远离相应梳状沟槽轴部分侧向延伸。每一梳状沟槽齿部分可以沿着纵向方向伸长且可以具有茎干区，该茎干区具有基本上均匀的宽度且附接至相应梳状沟槽轴部分，且可以具有尖端区段，该尖端区段具有随着距相应梳状沟槽轴部分的距离而逐渐减小的宽度。梳状沟槽齿部分内的梳状沟槽齿部分的共同纵向方向可以成介于1度至10度的范围内(诸如介于2度至8度的范围内) 的角度。每一梳状沟槽齿部分的尖端区段可以有利地用于在随后形成的活动结构的位移期间增加电容改变。115.第一内部梳状沟槽311的梳状沟槽齿部分及第一外部梳状沟槽411的梳状沟槽齿部分可以与针对其中的所有梳状沟槽齿部分的平行纵向方向成指叉状。指叉式区可以包含第一内部梳状沟槽311的尖端区段及第一外部梳状沟槽411 的梳状沟槽齿部分。同样，第二内部梳状沟槽312的梳状沟槽齿部分及第二外部梳状沟槽412的梳状沟槽齿部分可以与针对其中的所有梳状沟槽齿部分的平行纵向方向成指叉状。指叉式区可以包含第二内部梳状沟槽312的尖端区段及第二外部梳状沟槽412的梳状沟槽齿部分。第二内部梳状沟槽312的梳状沟槽齿部分及第二外部梳状沟槽412的梳状沟槽齿部分的纵向方向可以相对于第一内部梳状沟槽311的梳状沟槽齿部分及第一外部梳状沟槽411的梳状沟槽齿部分的纵向方向与第二水平方向hd2在相反的方向上倾斜。梳状沟槽(31、 41、51)的整体图案可以具有沿着第一水平方向hd1延伸的镜面对称平面(mirror symmetry plane，msp)。116.在一个实施例中，随后将形成检验质量块的区域及两个内部梳状沟槽 (311、312)的梳状沟槽轴部分的沿着第一水平方向hd1延伸的部分的区域在俯视图中可以位于第一半导体氧化物板材12a的一对纵向侧壁之间。随后可以例如通过灰化来移除光阻剂层37。117.缘沟沟槽(81、91、96、86)可以侧向围绕内部梳状沟槽31及外部梳状沟槽41的区域。例如，缘沟沟槽(81、91、96、86)可以包含：靠近的缘沟沟槽 81，侧向围绕内部梳状沟槽31及外部梳状沟槽41；中间缘沟沟槽91，侧向围绕靠近的缘沟沟槽81；远端缘沟沟槽96，侧向围绕中间缘沟沟槽91；及悬吊弹簧缘沟沟槽86，连接靠近的缘沟沟槽81的区段及两个外部梳状沟槽(411、 412)的梳状沟槽轴部分的相应对。118.参考图7a、图7b、图8a至图8h及图9a至图9h，至少一种沟槽填充材料可以沉积在半导体基质材料层10中的每一沟槽中。一般而言，至少一种沟槽填充材料可以沉积在第一沟槽(诸如内部梳状沟槽31)及第二沟槽(诸如外部梳状沟槽41)中。根据本揭露的态样，至少一种沟槽填充材料包括至少一种金属材料。在一个实施例中，金属材料可以选自元素金属(诸如过渡金属)、至少两种元素金属的金属间合金、金属半导体合金及导电金属氮化物材料(诸如导电金属氮化物材料)。在一个实施例中，至少一种沟槽填充材料可以包含单一金属材料或可以包含在多个沉积制程中沉积的多种金属材料。119.一般而言，至少一种沟槽填充材料可以沉积在梳状沟槽(31、41、51)及缘沟沟槽(81、91、96、86)中，且沉积在半导体基质材料层10的第二水平表面 102上方。至少一种沟槽填充材料可以附加地包含至少一种半导体材料及/或至少一种介电材料。在一个实施例中，至少一种沟槽填充材料中的每一者可以由诸如化学气相沉积制程的相应的保形沉积制程来沉积。在一个实施例中，至少一种沟槽填充材料的总厚度可以大于半导体基质材料层10中的各个沟槽的最大宽度的二分之一。120.可以使用平坦化制程自半导体基质材料层10的第二水平表面102上方部分或完全地移除至少一种沟槽填充材料的多余部分。平坦化制程可以使用化学机械平坦化(chemical mechanical planarization，cmp)及/或凹槽蚀刻制程。相应沟槽中的至少一种沟槽填充材料的每一剩余部分包括梳状结构(30、40)。具体而言，梳状结构(30、40)包括活动梳状结构30及静止梳状结构40。包含第一活动梳状结构301及第一静止梳状结构401的第一指叉式梳状结构(301、401) 可以形成在镜面对称平面(mirror symmetry plane，msp)的一侧上，而包含第二活动梳状结构302及第二静止梳状结构402第二指叉式梳状结构(302、402)可以形成在镜面对称平面msp的相对侧上。可以在每一检验质量块阻障沟槽51 中形成阻障结构50。121.在一个实施例中，至少一种沟槽填充材料可以包含金属材料及半导体材料。图8a及图9a分别图示了活动梳状结构30的活动梳指及静止梳状结构 40的静止梳指的第一组态。在第一组态中，每一活动梳指可以包含金属材料部分32及与金属材料部分32接触的半导体材料部分34的组合，且每一静止梳指可以包含金属材料部分42及与金属材料部分42接触的半导体材料部分 44。122.在一个实施例中，至少一种沟槽填充材料可以包含多种金属材料及半导体材料。图8b及图9b分别图示了活动梳状结构30的活动梳指及静止梳状结构 40的静止梳指的第二组态。在第二组态中，每一活动梳指可以包含第一金属材料部分32、与第一金属材料部分32接触的半导体材料部分34及与半导体材料部分34接触的第二金属材料部分36的组合。每一静止梳指可以包含第一金属材料部分42、与第一金属材料部分42接触的半导体材料部分44及与半导体材料部分44接触的第二金属材料部分46的组合。在一个实施例中，每一半导体材料部分(34、44)包括具有p型或n型掺杂的经掺杂的含多晶硅的材料。例如，每一半导体材料部分(34、44)可以包含经掺杂的多晶硅。123.在一个实施例中，至少一种沟槽填充材料可以包含多种金属材料及多种半导体材料。图8c及图9c分别图示了活动梳状结构30的活动梳指及静止梳状结构40的静止梳指的第三组态。在第三组态中，每一活动梳指可以包含第一金属材料部分32、与第一金属材料部分32接触的第一半导体材料部分34、与第一半导体材料部分34接触的第二金属材料部分36及与第二金属材料部分 36接触的第二半导体材料部分38的组合。每一静止梳指可以包含第一金属材料部分42、与第一金属材料部分42接触的第一半导体材料部分44、与第一半导体材料部分44接触的第二金属材料部分46及与第二金属材料部分46接触的第二半导体材料部分48的组合。在一个实施例中，每一半导体材料部分(34、 44、38、48)包括具有p型或n型掺杂的经掺杂的含多晶硅的材料。例如，每一半导体材料部分(34、44、38、48)可以包含经掺杂的多晶硅。124.在一些实施例中，介电衬垫(33、43)(图8d至图8f、图8h、图9d至图 9f及图9h中所图示)可以保形地形成在梳状沟槽(31、41、51)中的半导体基质材料层10的实体暴露表面上、缘沟沟槽(81、91、96、86)中及半导体基质材料层10的第二水平表面102上方。在一个实施例中，介电衬垫(33、43)可以由氧化制程形成，该氧化制程将半导体基质材料层10的实体暴露表面部分转变为诸如氧化硅衬垫的半导体氧化物衬垫。替代地，介电衬垫(33、43)可以通过保形地沉积诸如氧化硅、氮化硅、介电金属氧化物(诸如氧化铝及/或氧化铪) 的介电材料来形成。介电衬垫(33、43)的厚度可以介于4nm至100nm的范围内，诸如介于6nm至20nm的范围内。一般而言，可以最佳化介电衬垫(33、 43)的厚度以最大化随后将形成的梳状结构之间的电容耦合，且最小化通过介电衬垫层的漏电流。125.在一个实施例中，至少一种沟槽填充材料可以包含介电衬垫(33、43)、金属材料及半导体材料。图8d及图9d分别图示了活动梳状结构30的活动梳指及静止梳状结构40的静止梳指的第四组态。在第四组态中，每一活动梳指可以包含介电衬垫33、金属材料部分32及与金属材料部分32接触的半导体材料部分34的组合。每一静止梳指可以包含介电衬垫43、金属材料部分42及与金属材料部分42接触的半导体材料部分44的组合。126.在一个实施例中，至少一种沟槽填充材料可以包含介电衬垫(33或42)、多种金属材料及半导体材料。图8e及图9e分别图示了活动梳状结构30的活动梳指及静止梳状结构40的静止梳指的第五组态。在第五组态中，每一活动梳指可以包含介电衬垫33、第一金属材料部分32、与第一金属材料部分32 接触的半导体材料部分34及与半导体材料部分34接触的第二金属材料部分 36的组合。每一静止梳指可以包含介电衬垫43、第一金属材料部分42、与第一金属材料部分42接触的半导体材料部分44及与半导体材料部分44接触的第二金属材料部分46的组合。在一个实施例中，每一半导体材料部分(34、44) 包括具有p型或n型掺杂的经掺杂的含多晶硅的材料。例如，每一半导体材料部分(34、44)可以包含经掺杂的多晶硅。127.在一个实施例中，至少一种沟槽填充材料可以包含介电衬垫(33或42)、多种金属材料及多种半导体材料。图8f及图9f分别图示了活动梳状结构30 的活动梳指及静止梳状结构40的静止梳指的第六组态。在第六组态中，每一活动梳指可以包含介电衬垫33、第一金属材料部分32、与第一金属材料部分 32接触的第一半导体材料部分34、与第一半导体材料部分34接触的第二金属材料部分36及与第二金属材料部分36接触的第二半导体材料部分38的组合。每一静止梳指可以包含介电衬垫43、第一金属材料部分42、与第一金属材料部分42接触的第一半导体材料部分44、与第一半导体材料部分44接触的第二金属材料部分46及与第二金属材料部分46接触的第二半导体材料部分48 的组合。在一个实施例中，每一半导体材料部分(34、44、38、48)包括具有p 型或n型掺杂的经掺杂的含多晶硅的材料。例如，每一半导体材料部分(34、 44、38、48)可以包含经掺杂的多晶硅。128.在一个实施例中，至少一种沟槽填充材料可以由金属材料组成。图8g及图9g分别图示了活动梳状结构30的活动梳指及静止梳状结构40的静止梳指的第七组态。在第七组态中，每一活动梳指可以由金属材料部分32组成。每一静止梳指可以由金属材料部分42组成。129.在一个实施例中，至少一种沟槽填充材料可以包含介电衬垫(33或43)及金属材料的组合。图8h及图9h分别图示了活动梳状结构30的活动梳指及静止梳状结构40的静止梳指的第八组态。在第八组态中，每一活动梳指可以包含介电衬垫33及金属材料部分32的组合。每一静止梳指可以包含介电衬垫 43及金属材料部分42的组合。130.一般而言，活动梳状结构30中的金属材料部分(32、36)可以作为连续结构连续地延伸穿过活动梳指中的每一者。同样，静止梳状结构40中的金属材料部分(42、46)可以作为连续结构连续地延伸穿过静止梳指中的每一者。在一个实施例中，活动梳状结构30中的金属材料部分(32、36)可以包含作为连续结构在活动梳指中的每一者中具有均匀宽度的区。同样，静止梳状结构40中的金属材料部分(42、46)可以作为连续结构在静止梳指中的每一者中具有均匀宽度的区。在一个实施例中，活动梳状结构30中的每一金属材料部分(32、36) 可以具有金属组成物，且静止梳状结构40中的金属材料部分(42、46)可以包含具有与活动梳状结构30中的金属材料部分(32、36)相同的材料组成物的附加金属材料部分。131.一般而言，可以形成图7a、图7b、图8d至图8f、图8h、图9d至图 9f及图9h中所图示的各种介电衬垫(33、43、52、82、92、87、97)。介电衬垫(33、43、52、82、92、87、97)包含形成在内部梳状沟槽31中的相应一者内的内部介电衬垫33、形成在外部梳状沟槽41中的相应一者内的外部介电衬垫43、形成在检验质量块阻障沟槽51中的相应一者内的阻障介电衬垫52及缘沟沟槽介电衬垫(82、92、87、97)。阻障导电填充材料部分54可以形成在检验质量块阻障沟槽51中的相应一者内，且缘沟沟槽填充材料部分(84、94、 89、99)可以形成在缘沟沟槽(81、91、86、96)中的相应一者内。包含阻障介电衬垫52及阻障导电填充材料部分54的阻障结构50可以形成在每一检验质量块阻障沟槽51中。缘沟沟槽介电衬垫(82、92、87、97)可以包含：内部介电衬垫82，可以形成在靠近的缘沟沟槽81中；中间介电衬垫92，可以形成在中间缘沟沟槽91中；外部介电衬垫97，可以形成在远端缘沟沟槽96中；及悬吊弹簧介电衬垫87，可以形成在悬吊弹簧缘沟沟槽86中。132.内部介电衬垫82及靠近的填充材料部分84的组合构成靠近的壁结构80。中间介电衬垫92及中间填充材料部分94的组合构成中间壁结构90。外部介电衬垫97及远端填充材料部分99的组合构成远端壁结构95。悬吊弹簧介电衬垫87及悬吊弹簧填充材料部分89的每一组合构成悬吊壁结构85。133.一般而言，梳状结构(30、40)中的每一者可以包括相应介电衬垫(33或43) 及相应导电填充材料部分(32、34、36、38、42、44、46、48)。梳状结构(30、 40)中的每一者自半导体基质材料层10的第二水平表面102朝向半导体基质材料层10的位于与第二半导体氧化物板材12b的界面处的第一水平面101延伸。每一介电衬垫(33、43)可以为介电衬垫层的图案化部分，且每一导电填充材料部分(32、34、36、38、42、44、46、48)可以为相应导电填充材料的剩余部分。在一个实施例中，梳状结构(30、40)包括：一对活动梳状结构(301、302)，可以由半导体基质材料层10的第一部分侧向间隔开；及一对静止梳状结构(401、 402)，与该对活动梳状结构(301、302)成指叉状。静止梳状结构(401、402)的梳轴部分沿着第一水平方向hd1且随后沿着第二水平方向hd2延伸以彼此邻接，从而限定基本上矩形的区域，该区域由静止梳状结构(401、402)的组合梳轴部分完全地侧向包围。换言之，静止梳状结构(401、402)的梳轴部分可以构成侧向包围静止梳状结构(401、402)的所有齿部分及整个活动梳状结构(301、 302)的框架。134.可以形成两个指叉式梳状结构(30、40)，其具有复制两个指叉式梳状图案中的图案的水平横截面形状。每一指叉式梳状结构(30、40)可以包含活动梳状结构30及静止梳状结构40。第一指叉式梳状结构包含位于镜面对称平面 (mirror symmetry plane，msp)的一侧上的第一活动梳状结构301及第一静止梳状结构401。第二指叉式梳状结构包含位于镜面对称平面(mirror symmetry plane，msp)的相对侧上的第二活动梳状结构302及第二静止梳状结构402。135.每一活动梳状结构30包含复制梳轴图案的相应梳状结构轴部分及复制梳齿图案且邻接至相应梳状结构轴部分的相应梳状结构齿部分。活动梳状结构 30的每一梳状结构轴部分可以在含或不含侧向起伏的情况下沿着第一水平方向hd1侧向延伸。每一静止梳状结构40包含复制梳轴图案的相应梳状结构轴部分及复制梳齿图案且邻接至相应梳状结构轴部分的相应梳状结构齿部分。静止梳状结构40的每一梳状结构轴部分可以在含或不含侧向起伏的情况下沿着第一水平方向hd1侧向延伸。静止梳状结构40内的梳状结构轴部分可以邻接至沿着第二水平方向hd2侧向延伸的梳状结构延伸部分46。具体而言，静止梳状结构40内的梳状结构轴部分中的每一者的末端区段可以邻接至梳状结构延伸部分46的末端区段，使得静止梳状结构40及梳状结构延伸部分46内的梳状结构轴部分的集合共同形成大致矩形形状，该矩形形状限定了随后将在半导体基质材料层10中形成的空腔的外部边界。136.两个指叉式梳状结构(30、40)可以配置成使得两个活动梳状结构(301、302) 彼此靠近且两个静止梳状结构(401、402)彼此远离。换言之，两个静止梳状结构(401、402)的梳状结构轴部分之间沿着第二水平方向hd2的侧向间隔距离大于两个活动梳状结构(301、302)的梳状结构轴部分之间的侧向间隔距离。137.具有大致细长矩形形状的半导体基质材料层10的第一部分可以设置在两个活动梳状结构(301、302)的梳状结构轴部分之间，该第一部分对应于检验质量块的区域(即中心质量块部分)随后将被图案化的区。阻障结构50可以形成在检验质量块阻障沟槽51中。一对阻障结构50可以沿着第一水平方向hd1 侧向间隔开。两个活动梳状结构(301、302)的梳状结构轴部分可以具有环绕阻障结构52的延伸部分，且随后用于形成约束在随后的各向同性蚀刻制程期间侧向蚀刻半导体基质材料层10的结构。138.活动梳状结构30及静止梳状结构40内的每一梳状结构齿部分包含可以彼此平行的多个梳状结构齿部分。每一梳状结构齿部分沿着梳状结构齿部分的共同纵向方向远离相应梳状结构轴部分侧向延伸。每一梳状结构齿部分可以沿着纵向方向伸长且可以具有茎干区，该茎干区具有基本上均匀的宽度且附接至相应梳状结构轴部分，且可以具有尖端区段，该尖端区段具有随着距相应梳状结构轴部分的距离而逐渐减小的宽度。梳状结构齿部分内的梳状结构齿部分的共同纵向方向可以成介于1度至10度的范围内(诸如介于2度至8度的范围内) 的角度。每一梳状结构齿部分的尖端区段可以有利地用于在随后形成的活动结构的位移期间增加电容改变。139.第一活动梳状结构301的梳状结构齿部分及第一静止梳状结构401的梳状结构齿部分可以与针对其中的所有梳状结构齿部分的平行纵向方向成指叉状。指叉式区可以包含第一活动梳状结构301的尖端区段及第一静止梳状结构401 的梳状结构齿部分。同样，第二活动梳状结构302的梳状结构齿部分及第二静止梳状结构402的梳状结构齿部分可以与针对其中的所有梳状结构齿部分的平行纵向方向成指叉状。指叉式区可以包含第二活动梳状结构302的尖端区段及第二静止梳状结构402的梳状结构齿部分。第二活动梳状结构302的梳状结构齿部分及第二静止梳状结构402的梳状结构齿部分的纵向方向可以相对于第一活动梳状结构301的梳状结构齿部分及第一静止梳状结构401的梳状结构齿部分的纵向方向与第二水平方向hd2在相反的方向上倾斜。梳状结构(30、 40)及阻障结构50的整体图案可以具有沿着第一水平方向hd1延伸的镜面对称平面(mirror symmetry plane，msp)。140.参考图10a及图10b，金属材料部分(110、120、130)可以形成于半导体基质材料层10的第二水平表面102及梳状结构(30、40)上方。例如，可以在例示性结构上方形成图案化沉积遮罩(未示出)，诸如图案化光阻剂层，且可以由物理气相沉积来沉积至少一种金属材料。至少一种金属材料可以包含例如金属衬垫材料(诸如tin、tan或wn)及凸块下冶金材料，诸如ni、cr、cu及其堆叠。至少一种金属材料的厚度可以介于100nm至2,000nm的范围内，但亦可以使用更小及更大的厚度。例如，可以由剥离制程移除图案化沉积遮罩及上覆于图案化沉积遮罩的至少一种金属材料的部分。141.沉积在活动梳状结构30上的至少一种金属材料的剩余部分包括活动金属板材110。沉积在静止梳状结构40上的至少一种金属材料的剩余部分包括静止金属板材120。沉积在半导体基质材料层10上的至少一种金属材料的剩余部分包括弹簧结构130，该弹簧结构130可以包含弹簧结构130的内部框架与弹簧结构130的外部框架之间的开口。弹簧结构130可以具有合适的图案，以将偏压电压施加至静止梳状结构40的相对部分。142.参考图11a及图11b，蚀刻遮罩材料层67可以施加在各种金属材料部分 (110、120、130)上方，且可以被微影图案化以形成穿过其中的开口。蚀刻遮罩材料层67可以包含光阻剂材料，或可以包含硬遮罩材料，诸如氮化硅、氧化硅或介电金属氧化物。蚀刻遮罩材料层67可以直接图案化(在蚀刻遮罩材料层67包含光阻剂材料的情况下)，或可以通过在其上方施加及图案化光阻剂层且通过使用各向异性蚀刻制程将光阻剂层中的图案转印至蚀刻遮罩材料层中来图案化。143.可以选择图案化蚀刻遮罩层67中的开口的图案，使得图案化蚀刻遮罩层 67中的开口的子集形成在由静止梳状结构40的梳轴部分及梳状结构延伸部分 46限定的边界内。此外，图案化蚀刻遮罩层67中的开口的图案不与梳状结构 (30、40)、梳状结构延伸部分46、阻障结构50或位于中间壁结构90与远端壁结构95之间的半导体基质材料层10的一部分的区域重叠。图案化蚀刻遮罩层 67中的开口位于不存在金属材料部分(110、120、130)的区域内。图案化蚀刻遮罩层67中的开口的子集可以覆盖相邻的梳状结构齿部分对之间的缝隙区域。图案化蚀刻遮罩层67中的开口的子集可以形成在阻障结构50与梳状结构延伸部分46之间。图案化蚀刻遮罩层67中的开口不存在于半导体基质材料层 10的第一部分内，该第一部分位于活动梳状结构30的一对梳状结构轴部分与其侧向延伸部之间，且位于一对阻障结构50之间。图案化蚀刻遮罩层67中的开口的子集可以形成在靠近的壁结构结构80与梳状结构延伸部分46之间。144.在形成梳状结构(30、40)的沟槽(诸如第一沟槽及第二沟槽)周围可以移除半导体基质材料层10的部分。在一个实施例中，第一沟槽中的至少一种沟槽填充材料的部分包括活动梳状结构30，且第二沟槽中的至少一种沟槽填充材料的部分包括静止梳状结构40。一般而言，活动梳状结构30及静止梳状结构 40可以用以基于在移除半导体基质材料层10后活动梳状结构30与静止梳状结构40之间的电容改变来产生电输出信号。145.一般而言，在第一沟槽及第二沟槽中沉积至少一种沟槽填充材料之后，可以用图案化蚀刻遮罩层67来遮罩第一沟槽及第二沟槽的区域。146.可以使用各向异性蚀刻制程及各向同性蚀刻制程的组合或使用各向同性蚀刻制程来蚀刻半导体基质材料层10的未由图案化蚀刻遮罩层67遮罩的部分。在一个实施例中，可以形成各向异性蚀刻制程以蚀刻穿过半导体基质材料层10的未遮罩部分。可以在图案化蚀刻遮罩层67中的开口下方形成深沟槽至第一半导体氧化物板材12a的深度。147.随后，可以执行使用各向同性蚀刻剂的各向同性蚀刻制程，该各向同性蚀刻制程针对第一及第二半导体氧化物板材(12a、12b)及介电衬垫(33、43、52) 的介电材料选择性地蚀刻半导体基质材料层10的半导体材料。半导体基质材料层10的一部分可以由各向同性蚀刻制程移除。半导体基质材料层10的移除部分包含位于由静止梳状结构40内的梳状结构轴部分、梳状结构延伸部分46 及内部壁结构80限定的侧向边界内且位于活动梳状结构30的梳状结构轴部分之外的部分。半导体基质材料层10的移除部分在本文中被称为半导体基质材料层10的第二部分。此外，移除位于中间壁结构90与远端壁结构95之间的半导体基质材料层10的部分。在各向同性蚀刻制程之后保留且位于远端壁结构95之外的半导体基质材料层10的未蚀刻部分在本文中被称为半导体基质层 10m。在各向同性蚀刻制程之后保留且位于靠近的壁结构80与中间壁结构85 之间的半导体基质材料层10的未蚀刻部分在本文中被称为半导体框架10f。148.各向同性蚀刻制程可以使用湿式蚀刻制程，该湿式蚀刻制程针对第一及第二半导体氧化物板材(12a、12b)及介电衬垫(33、43、52)的材料选择性地蚀刻半导体基质材料层10的半导体材料。在一个实施例中，湿式蚀刻制程可以使用热的三甲基-2-羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)。可以选择各向同性蚀刻制程的持续时间，使得各向同性蚀刻制程的蚀刻前沿到达区域内的第二半导体氧化物板材12b的顶表面的部分的整个区域，该区域由静止梳状结构40内的梳状结构轴部分、梳状结构延伸部分46及靠近的壁结构 80的组合限定。梳状结构延伸部分46经由弹簧壁结构85及内部壁结构80附接至半导体框架10f。149.活动结构包含活动梳状结构30、位于活动梳状结构30之间且在各向同性蚀刻制程之后保持未蚀刻的半导体基质材料层10的第一部分及附接至半导体基质材料层10的第一部分的一对阻障结构50可以自半导体基质材料层10的剩余的未蚀刻部分(在本文中称为第三部分)拆离，该剩余的未蚀刻部分保留在静止梳状结构40内的梳状结构轴部分、梳状结构延伸部分46及靠近的壁结构 80的组合之外。在一个实施例中，当各向同性蚀刻剂流过由活动梳状结构30 的梳状结构轴部分的延伸部及阻障结构50限定的蜿蜒通道时，半导体基质材料层10的第一部分的外围区可以被各向同性蚀刻剂附带地蚀刻。150.半导体基质材料层10的第一部分包括活动结构的检验质量块，该检验质量块在本文中被称为中心质量块部分10a。半导体基质材料层10的第三部分在本文中被称为半导体基质层10m。第一及第二半导体氧化物板材(12a、12b) 及介电衬垫(33、43、52)用作蚀刻阻障结构，这些蚀刻阻障结构限定了在移除半导体基质材料层10的第二部分后形成的空腔61的范围。静止梳状结构40 内的梳状结构轴部分、梳状结构延伸部分46及靠近的壁结构80的内部侧壁可用作空腔61的外部侧向边界。活动梳状结构30的梳状结构轴部分的侧壁可以用作空腔61的内部侧向边界，该内部侧向边界包围半导体基质材料层10的未被各向同性蚀刻制程蚀刻的第一部分。151.凹槽空腔13的体积可以并入至空腔61中。在帽基板20包含诸如硅的半导体材料的实施例中，未被第二半导体氧化物板材12b覆盖的帽基板20的表面可以各向同性地凹陷以形成空隙，该空隙被添加至空腔61。空隙可以在第二半导体氧化物板材12b的外围下方具有底切。各向同性蚀刻剂可以侧向蚀刻下伏于由静止梳状结构40内的梳状结构轴部分、梳状结构延伸部分46及靠近的壁结构80形成的边界的半导体基质材料层10的部分及位于边界之外的半导体基质材料层10的底切部分。152.在替代实施例中，可以省略各向异性蚀刻制程，且各向同性蚀刻制程可以伸长以蚀刻穿过半导体基质材料层10的第二部分以形成空腔。在这些实施例中，各向同性蚀刻制程的持续时间可以被延长，以确保各向同性蚀刻制程的蚀刻前沿到达位于区域内的第二半导体氧化物板材12b的顶表面的部分的整个区域，该区域由静止梳状结构40内的梳状结构轴部分、梳状结构延伸部分46 及靠近的壁结构80的组合限定。153.一般而言，各向同性蚀刻制程的各向同性蚀刻剂可以经由图案化蚀刻遮罩层67中的开口施加。各向同性蚀刻剂针对半导体氧化物板材(12a、12b)的材料选择性地及针对接触半导体基质材料层10的梳状结构(30、40)的材料(其可以为介电衬垫(33、43)的材料)选择性地蚀刻半导体基质材料层10的半导体材料。可以使用各向同性蚀刻制程针对梳状结构(30、40)选择性地移除侧向围绕半导体基质材料层10的第一部分的半导体基质材料层10的第二部分。半导体基质材料层10的第一部分可以由第一半导体氧化物板材12a、一对活动梳状结构30及位于半导体基质材料层10的第二水平表面102上的图案化蚀刻遮罩层67保护免受各向同性蚀刻制程的蚀刻剂的影响且覆盖梳状结构30。154.在各向同性蚀刻制程期间，覆盖半导体基质材料层10的第一部分的图案化蚀刻遮罩层67的部分保护半导体基质材料层10的第一部分的前侧表面。在各向同性蚀刻制程期间，第一半导体氧化物板材12a保护半导体基质材料层 10的第一部分的背侧。因此，作为各向同性蚀刻制程之后的半导体基质材料层10的第一部分的中心质量块部分10a在第一半导体氧化物板材12a与同图案化蚀刻遮罩层67的界面之间可以具有均匀的厚度。在一个实施例中，中心质量块部分10a可以在被活动梳状结构30的梳状结构轴部分及阻障结构50 侧向包围的整个区域内具有均匀的厚度。155.空腔61可以通过移除半导体基质材料层10的第二部分来形成。包含半导体基质材料层10的未蚀刻的第三部分的半导体基质层10m侧向围绕空腔61。包含半导体基质材料层10的第一部分及一对活动梳状结构30的组合的活动结构(10a、30、50)可以由各向同性蚀刻制程自半导体基质层10m拆离。156.活动梳状结构30可以为活动结构(10a、30、50)的元件，且在下文中被称为活动梳状结构30。活动梳状结构30包含第一活动梳状结构301及第二活动梳状结构302。活动梳状结构30的梳状结构齿部分包括活动结构(10a、30、 50)的活动梳指。157.静止梳状结构40可以为静止元件，且如此在下文中被称为静止梳状结构 40。静止梳状结构40包含第一静止梳状结构401及第二静止梳状结构402。静止梳状结构40的梳状结构齿部分包括静止梳指。在一个实施例中，活动梳状结构30包括梳轴部分及自梳轴部分侧向突出的活动梳指，且静止梳状结构40包括与活动梳指交错的静止梳指。158.参考图13a及图13b，可以例如通过灰化来移除图案化蚀刻遮罩层67。金属材料部分(110、120、130)位于活动结构(10a、30、50)、静止梳状结构40、半导体框架10f及半导体基质层10m的顶表面上。金属材料部分(110、120、 130)包含：活动金属板材110，形成在活动结构(10a、30、50)上；静止金属板材120，形成在静止梳状结构40上；及弹簧结构130，形成在半导体框架10f 及半导体基质层10m上及半导体框架10f与半导体基质层10m之间的缝隙上方。弹簧结构130包含在缝隙的区域上方的开口以便提供弹性。159.参考图14，帽基板20上方的每一加速度计100可以例如通过真空切割被单体化。帽基板20可以或可以不被拆离。在一个实施例中，帽基板20可以例如通过移除半导体氧化物板材(12a、12b)来拆离。例如，可以执行使用氢氟酸的湿式蚀刻以移除半导体氧化物板材(12a、12b)。每一加速度计100可以使用布线电连接至控制器电路或控制单元，这些布线可以附接至弹簧结构130或静止金属板材120。控制电路或控制单元可以用以基于加速度计100内的电容器结构的电容改变来量测加速度。160.虽然使用加速度计100作为实例描述了本揭露，但本揭露的方法可用于形成包含移动梳状结构30及静止梳状结构的任何微机电系统 (micro-electromechanical system，mems)装置，移动梳状结构30相对于静止梳状结构移动且产生电信号。161.共同参考图1a至图14且根据本揭露的各种实施例，提供了一种微机电系统(micro-electromechanical system，mems)装置，该微机电系统装置包括：活动梳状结构30，位于外壳内的空腔中且包括梳轴部分及自梳轴部分侧向突出的活动梳指，其中活动梳状结构包括金属材料部分(32、36)；及静止结构(诸如静止梳状结构40)，固定至外壳，其中活动梳状结构30及静止结构用以基于活动梳状结构30相对于静止结构的侧向移动来产生电输出信号。162.在一个实施例中，活动梳状结构30包括与金属材料部分(32或36)接触的半导体材料部分34。在一个实施例中，半导体材料部分34包括具有p型或n 型掺杂的经掺杂的含多晶硅的材料。163.在一个实施例中，活动梳状结构30包括与至少一个金属材料部分32接触的介电衬垫33。在一个实施例中，介电衬垫33的表面实体地暴露于空腔。在一个实施例中，金属材料部分(32、36)由介电衬垫33侧向包围；且介电衬垫 33包括选自氧化硅、氮化硅及介电金属氧化物的材料。164.在一个实施例中，金属材料部分32的表面实体地暴露于空腔。在一个实施例中，金属材料部分(32、36)包括选自元素金属、金属间合金、金属半导体合金及导电金属氮化物材料的材料。在一个实施例中，金属材料部分(32、36) 作为连续结构连续地延伸穿过活动梳指中的每一者。在一个实施例中，金属材料部分(32、36)可以包含在活动梳指中的每一者内具有均匀宽度的区。165.在一个实施例中，静止结构包括静止梳状结构，该静止梳状结构包含与活动梳指交错的静止梳指。在一个实施例中，活动梳指包括具有与金属材料部分 (32、36)相同的材料组成物的附加金属材料部分(42、46)。166.根据本揭露的态样，提供了一种微机电系统(micro-electromechanical system，mems)装置，该微机电系统装置包括：活动梳状结构30，位于外壳内的空腔中且包含梳轴部分及自梳轴部分侧向突出的多个活动梳指，其中活动梳状结构30包括第一金属材料部分(32、36)；及静止结构(诸如静止梳状结构 40)，固定至外壳且包括具有与第一金属材料部分(32、36)相同的材料组成物的第二金属材料部分(42、46)，其中活动梳状结构30及静止结构用以基于活动梳状结构与静止结构之间的电容改变来产生电输出信号。167.在一个实施例中，mems装置包括加速度计。在一个实施例中，活动梳状结构包括第一半导体材料部分(34、38)；且静止结构包括具有与第一半导体材料部分(34、38)相同的材料组成物的第二半导体材料部分(44、48)。168.在一个实施例中，第一金属材料部分(32、36)连续地延伸穿过活动梳指中的每一者；静止结构包含与活动梳指交错的静止梳指；且第二金属材料部分 (42、46)连续地延伸穿过静止梳指中的每一者。169.参考图15，流程图1500图示了根据本揭露的实施例的可以被执行以形成 mems装置的处理步骤集合。参考步骤1510及图6a及图6b，可以在半导体基质材料层10中形成第一沟槽(诸如内部梳状沟槽31)及第二沟槽(诸如外部梳状沟槽41)。参考步骤1520及图7a、图7b、图8a至图8h、图9a至图9h，可以在第一沟槽及第二沟槽中沉积至少一种沟槽填充材料(33、32、34、36、 38、43、42、44、46、48)。至少一种沟槽填充材料包括形成金属材料部分(32、 36、42、46)的金属材料。参考步骤1530及图10a至图13b，在第一沟槽及第二沟槽周围可以移除半导体基质材料层10的一部分。第一沟槽中的至少一种沟槽填充材料(33、32、34、36、38、43、42、44、46、48)的部分包括活动梳状结构30，且第二沟槽中的至少一种沟槽填充材料(33、32、34、36、38、43、 42、44、46、48)的部分包括静止结构(诸如静止梳状结构40)。活动梳状结构 30及静止结构用以基于活动梳状结构与静止结构之间的电容改变来产生电输出信号，例如，如在加速度计中。170.本揭露的各种实施例提供了一种在至少一个活动梳状结构30中使用金属材料的mems装置。与具有相同几何形状的半导体材料部分相比，金属材料经由增加的延展性提供更大的机械强度及抗断裂性，且因此可以增加mems 装置的可靠性。171.根据本技术案的一个态样，一种微机电系统装置包括一活动梳状结构，位于一外壳内的一空腔中且包括：一梳轴部分；及多个活动梳指，自该梳轴部分侧向突出，其中该活动梳状结构包括一金属材料部分；及一静止结构，固定至该外壳，其中该活动梳状结构及该静止结构用以基于该活动梳状结构相对于该静止结构的侧向移动来产生一电输出信号。在一些实施例中，该活动梳状结构包括与该金属材料部分接触的一半导体材料部分。在一些实施例中，该半导体材料部分包括具有一p型或n型掺杂的一经掺杂的含多晶硅的材料。在一些实施例中，该活动梳状结构包括与该金属材料部分接触的一介电衬垫。在一些实施例中，该介电衬垫的多个表面实体地暴露于该空腔。在一些实施例中，该金属材料部分由该介电衬垫侧向包围；及该介电衬垫包括选自氧化硅、氮化硅及一介电金属氧化物的一材料。在一些实施例中，该金属材料部分的多个表面实体地暴露于该空腔。在一些实施例中，该金属材料部分包括选自一元素金属、一金属间合金、一金属半导体合金及一导电金属氮化物材料的一材料。在一些实施例中，该金属材料部分作为一连续结构连续地延伸穿过该些活动梳指中的每一者。在一些实施例中，该金属材料部分包括在该些活动梳指中的每一者内具有一均匀宽度的一区。在一些实施例中，该静止结构包括一静止梳状结构，该静止梳状结构包含与该些活动梳指交错的多个静止梳指。在一些实施例中，该些活动梳指包括具有与该金属材料部分相同的一材料组成物的一附加金属材料部分。172.根据本揭露的另一态样，一种微机电系统装置，包括：一活动梳状结构，位于一外壳内的一空腔中且包括：一梳轴部分；及多个活动梳指，自该梳轴部分侧向突出，其中该活动梳状结构包括一第一金属材料部分；及一静止结构，固定至该外壳且包括具有与该第一金属材料部分相同的一材料组成物的一第二金属材料部分，其中该活动梳状结构及该静止结构用以基于该些活动梳状结构与该静止结构之间的一电容改变来产生一电输出信号。在一些实施例中，该微机电系统装置包括一加速度计；该活动梳状结构包括一第一半导体材料部分；及该静止结构包括具有与该第一半导体材料部分相同的一材料组成物的一第二半导体材料部分。在一些实施例中，该第一金属材料部分连续地延伸穿过该些活动梳指中的每一者；该静止结构包含与该些活动梳指交错的多个静止梳指；及该第二金属材料部分连续地延伸穿过该些静止梳指中的每一者。173.根据本揭露的另一态样，一种形成微机电系统装置的方法，包括以下步骤。在一半导体基质材料层中形成一第一沟槽及一第二沟槽；在该第一沟槽及该第二沟槽中沉积至少一种沟槽填充材料，其中该至少一种沟槽填充材料包括一金属材料；及移除该第一沟槽及该第二沟槽周围的该半导体基质材料层的一部分，其中该第一沟槽中的该至少一种沟槽填充材料的多个部分包括一活动梳状结构，且该第二沟槽中的该至少一种沟槽填充材料的多个部分包括一静止结构，且其中该活动梳状结构及该静止结构用以基于该些活动梳状结构与该静止结构之间的一电容改变来产生一电输出信号。在一些实施例中，该活动梳状结构包含一梳轴部分及自该梳轴部分侧向突出的多个活动梳指；及该静止结构包括与该些活动梳指交错的多个静止梳指。在一些实施例中，所述方法进一步包括以下步骤：将一帽基板附接至该半导体基质材料层；在该第一沟槽及该第二沟槽中沉积该至少一种沟槽填充材料之后，用一图案化蚀刻遮罩层来遮罩该第一沟槽及该第二沟槽的多个区域；使用该图案化蚀刻遮罩层作为一蚀刻遮罩来各向异性地蚀刻该半导体基质材料层的多个未遮罩部分；及针对该第一沟槽及该第二沟槽中的该至少一种沟槽填充材料选择性地各向同性地蚀刻该半导体基质材料层的一半导体材料。在一些实施例中，该至少一种沟槽填充材料包括在该金属材料的沉积之前或之后沉积在该第一沟槽及该第二沟槽中的一半导体材料。在一些实施例中，该至少一种沟槽填充材料包括在该金属材料的沉积之前沉积在该第一沟槽及该第二沟槽中的一介电材料。174.前述概述了若干实施例的特征，以使得熟悉此项技术者可以较佳地理解本揭露的态样。熟悉此项技术者应当了解，其可以容易地将本揭露用作设计或修改其他制程及结构的基础，以供实现本文中所引入的实施例的相同目的及/或达成相同优点。熟悉此项技术者亦应该认识到，这些等效构造不脱离本揭露的精神及范畴，且在不脱离本揭露的精神及范畴的情况下，熟悉此项技术者可以进行各种改变、取代及变更。