基于FPGA进位链的TDC细时间测量系统及方法与流程

基于fpga进位链的tdc细时间测量系统及方法技术领域1.本发明涉及数字化测量技术领域，具体涉及一种基于fpga进位链的tdc 细时间测量系统及方法。背景技术：2.高精度的时间测量在很多领域都有着重要意义。目前，在涉及时间数字转换(time digital converter，tdc)的技术中主要有两种实现方案：第一种方案为设计专门的tdc电路，该方法测量精度高，但是其设计复杂，设计周期长，成本高；另一种方案是基于现场可编程门阵列(field programmable gate array，fpga)中的进位链资源，以进位链的时延为细时间测量的刻度实现皮秒级时间测量分辨率。相比于第一种方案，fpga由于其丰富的可编程逻辑资源、高灵活性、高性价比等特点，基于fpga进位链的tdc得到了广泛应用，然而，这种方法在使用过程中容易受到进位链的结构、温度、电压等因素的影响，并且测量分辨率也受到进位链时延的限制。3.目前，为了减小进位链时延分布不均、温度和电压变化带来的影响，进一步提高测量分辨率，有很多新的进位链结构和测量方法被提出。例如，为了提高测量的稳定性，减小测量误差，多通道的测量方案被提出，其主要思路是通过设置多个进位链通道来独立测量同一个被测脉冲信号然后取平均值的方法来减小进位链时延分布不均带来的影响。该方法结构相对简单，容易实现，但是为了获得较高的测量稳定性通常需要设置多个进位链通道，使用的逻辑资源较多，并且测量分辨率同样受限于进位链的时延。另一种具有代表性的是基于wave union的测量方案，该方案通过在一次测量中设置多个上升沿或下降沿，实现类似于多次测量的效果，并通过计算上述‘多次测量’的平均值均衡各延时单元的时延；由于多个变化沿的存在，采样得到的每个变化沿在进位链中运行的位置值的和的分布将远远大于进位链的实际长度，因此该方案得到的等效平均时延要小于进位链的时延，即wave union的方案能有效地减小进位链时延分布不均，特别是‘超宽’延时单元带来的影响，提高测量分辨率。然而，wave union在带来上述优点的同时也存在着编解码困难，‘死时间’长等问题，在一定程度上也限制了该方案的应用。技术实现要素：4.针对上述现有技术中存在的问题，本发明提供了一种基于fpga进位链的 tdc细时间测量系统及方法，能够提高测量稳定性和分辨率，减小温度、电压变化带来的影响，同时保持结构简单易于实现，占用逻辑资源较少，没有‘死时间’等优点。5.为了解决上述技术问题，本发明提供以下技术方案：6.第一方面，本公开实施例提供了一种基于fpga进位链的tdc细时间测量系统，包括：7.固定延时链模块，用于生成与待测脉冲信号对应的多个延迟信号；8.进位链模块，用于产生基于所述多个延迟信号来测量细时间所需的进位链逻辑；9.进位链运行位置值计算模块，用于基于所述进位链逻辑来提取、计算进位链运行位置值；10.等效进位链平均时延计算模块，用于基于所述进位链运行位置值来计算所述进位链模块的等效平均时延；11.细时间输出模块，用于基于所述等效平均时延和所述进位链运行位置值计算细时间值。12.根据本公开实施例的一种具体实现方式，所述待测脉冲信号是用来触发所述测量系统开始细时间计时的脉冲信号。13.根据本公开实施例的一种具体实现方式，所述固定延时链模块中包含大于1条固定延时链，不同固定延时链的长度不同，具体为：14.所述固定延时链模块提供皮秒级的延时，所述固定延时链由进位链构成且所述构成固定延时链的进位链的长度一般小于等于16，对于不同的fpga所述固定延时链的进位链长度不同；所述固定延时链模块中包含大于1条固定延时链，所述固定延时链模块中的各条固定延时链的进位链长度各不相同，所述各条固定延时链的进位链生成逻辑相同。15.根据本公开实施例的一种具体实现方式，所述进位链模块中包含大于1条进位链通道，且所述固定延时链模块中固定延时链与所述进位链模块中进位链通道为一一对应关系，具体为：16.所述进位链模块中的各进位链通道中进位链的长度相等，且进位链的时延值大于采样时钟的时钟周期；所述进位链的时延值是信号通过整条进位链的延时，所述采样时钟是所述测量系统中对进位链通道运行情况采样时所使用的时钟；所述进位链模块中各进位链通道中进位链的生成逻辑相同，布局布线时各进位链通道相互独立，物理位置上所述各进位链通道纵向相邻排列。17.根据本公开实施例的一种具体实现方式，所述进位链运行位置值是在所述待测脉冲信号触发所述各进位链通道后，所述采样时钟上升沿到来时，所述各进位链通道中进位链上按进位链生成逻辑发生‘01’或‘10’跳变的进位链组成单元的个数。18.根据本公开实施例的一种具体实现方式，所述进位链运行位置值计算模块包括所述各进位链通道中进位链运行位置值提取、所述进位链模块等效进位链运行位置值计算，具体为：19.所述采样时钟上升沿采样得到所述各进位链通道中进位链运行情况，并从所述进位链运行情况中提取所述进位链运行位置值，所述进位链模块等效进位链运行位置值为所述各进位链通道中进位链运行位置值的和。20.根据本公开实施例的一种具体实现方式，所述等效进位链平均时延计算模块用于在所述细时间测量系统测量间隙测量并计算所述进位链模块的平均时延，具体为：21.在所述细时间测量系统测量间隙，从外部引入或所述测量系统生成一个校准脉冲信号，所述校准脉冲信号的上升沿与所述采样时钟上升沿之间的细时间是已知细时间；22.所述脉冲信号直接触发所述进位链模块，在所述时钟上升沿采样得到所述各进位链通道进位链运行情况，提取、计算所述进位链模块等效进位链运行位置值，所述等效进位链平均时延为所述已知细时间除以所述进位链模块等效进位链运行位置值。23.根据本公开实施例的一种具体实现方式，所述细时间输出模块将所述测量系统测量得到的细时间输出，具体为：24.计算所述进位链模块等效进位链运行位置值与所述等效进位链平均时延的乘积，并将所述乘积作为所述测量系统测量的到的细时间输出。25.第二方面，本公开实施例还提供了一种基于fpga进位链的tdc细时间测量方法，包括：26.步骤s1，待测脉冲信号通过固定延时链模块得到不同延时的脉冲信号；27.步骤s2，所述不同延时的脉冲信号触发所述对应进位链通道的进位链，并在所述采样时钟上升沿捕获进位链运行情况；28.步骤s3，提取、计算所述进位链模块等效进位链运行位置值，并根据当前所述等效进位链平均时延值计算所需测量的细时间并输出；29.步骤s4，在细时间测量间隙，将所述校准信号分成多路直接输入进位链通道，根据校准信号上升沿与采样时钟上升沿之间的所述已知细时间和计算得到的进位链模块等效进位链运行位置值计算当前等效进位链平均时延并更新。30.根据本公开实施例的一种具体实现方式，所述待测脉冲信号通过所述固定延时链模块，得到经过不同延时的脉冲信号，具体为：31.所述待测脉冲信号分多路分别触发所述固定延时链模块中的固定延时链，所述固定延时链模块输出端得到多路经过不同延时的脉冲信号。32.根据本公开实施例的一种具体实现方式，所述多路经过不同延时的脉冲信号分别触发对应所述进位链通道中的进位链，并在所述采样时钟上升沿到来时同时对所述各进位链通道中的进位链运行情况采样。33.根据本公开实施例的一种具体实现方式，提取、计算所述进位链模块等效进位链运行位置值，并根据当前所述等效进位链平均时延值计算所需测量的细时间，具体为：34.在所述采样时钟上升沿到来时采样得到所述各进位链通道中进位链运行情况，根据所述各进位链通道进位链运行情况提取、计算所述进位链模块等效进位链运行位置值时，包括：35.分别同时提取所述各进位链通道进位链运行位置值，然后计算所述进位链模块等效进位链运行位置值；或者36.采用流水线结构，按顺序分别提取各进位链通道进位链运行位置值，然后计算所述进位链模块等效进位链运行位置值；或者37.将所述各进位链通道中进位链运行情况合并(级联)为一个进位链运行情况，然后直接从所述合并的进位链运行情况中提取所述进位链模块等效进位链运行位置值。38.根据本公开实施例的一种具体实现方式，根据当前所述等效进位链平均时延值计算所需测量的细时间，具体为：39.所述进位链模块等效进位链运行位置值乘以所述测量系统当前等效进位链平均时延值，所得到的的乘积为所述测量系统测量得到的细时间。40.根据本公开实施例的一种具体实现方式，在细时间测量间隙，计算所述测量系统当前等效进位链平均时延并更新，具体为：41.在所述测量系统细时间测量间隙系统生成或从外部输入一个校准信号，其上升沿与系统时钟上升沿之间的细时间是已知的，用所述校准信号同时触发各进位链通道，然后用所述已知细时间除以所述进位链模块等效进位链运行位置值得到当前进位链等效平均时延，用所述当前进位链等效平均时延更新所述测量系统中的进位链等效平均时延值。42.本发明提供的基于fpga进位链的tdc细时间测量系统及方法通过引入固定延时链使得每个通道的进位链运行情况都不相同，从而有效的避免了进位链中‘超宽’延时单元带来的影响，提高了测量的灵敏度；另外，引入多个进位链通道相当于延长了进位链的有效长度，从而‘减小’了每个进位链单元的时延，相较于一般进位链而言，其细时间测量的分辨率更高，并且多通道的引入也增加了细时间测量的稳定性；此外，在细时间测量完成之后都会对测量系统进行校准，实时更新进位链的等效平均时延，从而能有效降低温度、电压等变化对进位链的影响。附图说明43.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。44.图1为本发明提供的一种基于fpga进位链的tdc细时间测量方法及系统的结构示意图；45.图2为本发明实施例提供的一种3通道的基于fpga进位链的tdc细时间测量方法及系统示意图；46.图3为本发明所述固定延迟链的结构图；47.图4为本发明中所述进位链的级联图；48.图5为本发明中测量系统的时序图。具体实施方式49.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。本发明提供了一种基于fpga进位链的tdc细时间测量系统及方法，所述测量方法包括计时和校准两部分，所述计时和校准是分时进行的，即在计时的空闲时间进行测量系统校准。所述测量方法包括：50.步骤1：待测脉冲信号分成多路，每一路都接入一个特定的固定延迟链(时延各不相同)，将所述固定延迟链的输出端接入对应的进位链通道用来触发进位链；51.步骤2：在所述脉冲信号后紧跟的采样时钟的上升沿到来时同时对所有通道的进位链运行情况采样，得到每个通道进位链运行的位置值；52.步骤3：计算出每个进位链通道进位链运行位置值的和，根据所述进位链生成逻辑计算得到进位链模块等效进位链运行位置值；53.步骤4：所述进位链模块等效进位链运行位置值乘以等效进位链平均时延即为所述系统测量得到的细时间；54.步骤5：当前细时间测量完成后，系统开始校准，校准信号分成多路，直接输入对应的进位链通道用来触发进位链；55.步骤6：重新执行步骤2和步骤3；56.步骤7：校准信号与采样时钟上升沿之间的时差是已知的，从步骤3得到所述进位链模块等效进位链运行值后，由所述已知时差除以所述等效进位链运行值得到所述等效进位链平均时延；57.步骤8：更新等效进位链平均时延，返回步骤1；58.其中，所述采样时钟为所述测量系统的系统时钟，所述脉冲信号为实际需要测量细时间的触发信号，从系统外引入，所述校准信号为所述测量系统生成或从系统外引入，所述校准信号上升沿与所述系统时钟上升沿之间的细时间已知，所述固定延时链的时延可根据实际情况给与不同的时延值。59.进一步地，在所述步骤2中，得到所述每个进位链通道进位链运行位置值的方法包括：60.步骤21：对于每个通道，采样得到的进位链运行情况通常为温度计码，所述采样即在系统时钟上升沿到来时将进位链运行情况锁存下来，所述进位链运行位置值为所述温度计码中根据所述进位链生成逻辑出现‘0’到‘1’或者‘1’到‘0’跳变的位置值，例如，长度为8的进位链采样得到的运行情况为‘1110 0000’，则进位链运行位置值，即‘01’跳变的位置为5；61.步骤22：在采样时，由于亚稳态的存在，使得采样得到的进位链运行情况不是严格的温度计码的形式，通常会出现型如‘11010000’的进位链运行情况，这种现象通常称为‘冒泡’现象，按传统方式寻找‘01’跳变位置会造成测量误差，为了克服所述‘冒泡’现象的影响，在得到进位链运行位置时采用求和的方式进行，对所述进位链运行情况按位求和结果为3，然后用进位链长度减去所述的进位链运行情况的和结果为5，该方法能克服所述温度计码中的冒泡问题，提高测量的稳定性。62.根据本公开实施例的一种具体实现方式，所述系统时钟信号可直接作为校准信号引入，从而等到整条进位链时延的平均值；63.根据本公开实施例的一种具体实现方式，所述固定延时链由长度不同的进位链构成，固定延迟链的长度不宜过长，通常为0～16，当然也可根据实际情况选择大于16的固定延迟链；64.根据本公开实施例的一种具体实现方式，进位链通道不宜选择过多，通常2～3个进位链通道即可满足测量要求，也不会过多的占用fpga中逻辑资源，当然也可以根据fpga中的资源占用情况设置更多的进位链通道；65.根据本公开实施例的一种具体实现方式，在fpga逻辑资源比较紧张的情况下，在得到多个进位链通道中进位链运行位置值时也可以采用流水线的方式进行；66.由上述技术方案可知，本发明提供的基于fpga进位链的tdc细时间测量系统及方法通过引入固定延时链使得每个通道的进位链运行情况都不相同，从而有效的避免了进位链中‘超宽’延时单元带来的影响，提高了测量的灵敏度；另外，引入多个进位链通道相当于延长了进位链的有效长度，从而‘减小’了每个进位链单元的时延，相较于一般进位链而言，其细时间测量的分辨率更高，并且多通道的引入也增加了细时间测量的稳定性；此外，在细时间测量完成之后都会对测量系统进行校准，实时更新进位链的等效平均时延，从而能有效降低温度、电压等变化对进位链的影响。67.图1为本发明实施例提供的一种基于fpga进位链的tdc细时间测量系统及方法的结构图。所述的基于fpga进位链的tdc细时间测量系统及方法用于 tdc中的细时间测量，并在细时间测量完成后对系统进行校准。所述的测量系统中包含固定延迟链模块、进位链模块、进位链运行位置计算模块、等效进位链平均时延计算模块及细时间输出模块。68.本实施例提供了一种3通道的基于fpga进位链的tdc细时间测量方法及系统，如图2所示，该方法及系统包括：69.步骤s101，脉冲信号首先分成3路，分别连入固定延时链模块，3条固定延时链的长度分别为2、4、8；70.具体地，细时间测量与系统校准是分时进行的，一般情况下，当系统完成一次细时间测量后就会进行一次系统校准，然而当细时间测量频繁时也可以根据实际应用修改系统校准的频率；另外，固定延时链模块的加入使得不同通道的进位链被先后触发，进位链在运行时，当某条进位链遇到‘超宽’延时单元影响时，其他通道的进位链能保持正常运行，从而保证了测量的灵敏度。71.步骤s102，脉冲信号经过所述固定延时链分别触发对应的3条进位链，由于固定延时链的长度不同，触发所述进位链的时间也各不相同；72.具体地，进位链的时延要大于系统时钟的周期，如以altera的cyclone iv 系列fpga为例，其进位链延时单元的平均时延约为47ps，当系统时钟为300 mhz时，进位链的最小长度为71。73.根据本公开实施例的一种具体实现方式，步骤s101中，固定延时链的长度不宜过长，其结构如图3所示，cin1、cin2和cin3分别为固定延时链的输出；步骤s102中，进位链的产生可以有多种方法，可以采用与固定延时链相同的结构，最简单的为加法器进位链，多位加法器是由多个全加器级联而成，当有进位信号产生时，进位信号会在级联的全加器之间传递，即上述触发进位链，采样得到的进位链运行情况即为多位加法器的输出，加法器进位链的结构如图4所示，图中clk为系统时钟，同时在本实施例中也作为采样时钟，校准信号也是从所述时钟信号引入，cin为进位链的输入，同时也是固定延时链的输出信号。74.步骤s103，在脉冲信号上升沿紧接着的时钟信号上升沿同时对3条进位链进行采样，分别得到3个不同的进位链运行情况；75.具体地，当所示时钟上升沿到来时，同时将3条加法器进位链的输出值锁存下来，这样就得到了所述3种不同的进位链运行情况；由于进位链的时延受位置的影响，为尽量减小3个通道进位链之间的差别，在fpga布局布线时应该对进位链进行逻辑锁定，限定进位链布局布线的位置。76.步骤s104，从进位链的运行情况中提取进位链运行位置值，并计算所述3 条进位链运行位置值的和，然后乘以等效进位链平均时延得到所需细时间值；77.具体地，在本实施例中，我们分别从锁存的进位链运行情况中提取进位链运行位置值；提取时采用求和的方法，即将所述加法器的输出值按位相加可等到非零位置的个数，然后用进位链的总长度减去非零位置的个数就可算得当前进位链运行的位置值。78.根据本公开实施例的一种具体实现方式，采用流水线结构将3个所述加法器进位链的输出值合并为1个，再按照上述提取方法可直接得到所述3条进位链运行位置值的和；由于采用流水线结构可以实现进位链的连续触发。79.步骤s105，细时间测量完成后，系统开始校准，校准信号直接分成3路引入到对应的进位链通道，并重复步骤s102和步骤s103；80.步骤s106，从进位链的运行情况中提取进位链运行位置值，并计算所述3 条进位链运行值的和，实施例中校准信号直接由采样时钟引入，采样时钟为3 00mhz，则校准信号上升沿与采样时钟上升沿之间的时间差为一个时钟周期， 3333ps，所述时间差除以所述进位链运行值的和可等到等效进位链的平均时延；81.步骤s107，更新等效进位链的平均时延值，返回步骤s101。82.具体地，脉冲信号与校准信号通过了相同的固定延时链和进位链，因此该校准功能能实时调整所述等效进位链平均时延，从而降低温度、电压变化对进位链时延的影响，具体测量系统时序如图5所述。83.本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。