环形游标时间数字转换器中最先跳变信号输出电路的制作方法

本技术涉及微电子，具体而言，涉及一种环形游标时间数字转换器中最先跳变信号输出电路。

背景技术：

1、时间数字转换器(time to digital converter，简称为tdc)是将一段连续的时间间隔通过一定的技术手段量化成数字信号。凭借其电路成本低、功耗小、响应速度快的特点广泛应用于锁相环、红外探测系统、激光测距仪、模拟数字转换器、集成电路工艺偏差检测等领域。

2、在环形游标时间数字转换器中，最终会输出一系列编码数值，通过这些编码值计算出时间间隔。其中存在一种码值输出情况，多输入多输出的电路中某一级电路最先发生上升沿跳变后，随后其他各级电路依次发生上升沿跳变，最终输出的编码数值包括每一级发生跳变的输出信号，如图1所示，当 q i输出信号最先发生上升沿跳变， qi+1发生跳变后的输出信号包括 qi和qi+1，qn发生跳变后的输出信号包括 qi，qi+1……qn。而在实际应用中，最终需要仅输出最先跳变的信号，即将输出码值转变为独热码。

3、针对相关技术中，环形游标时间数字转换器中最终会输出一系列编码数值而无法仅输出最先跳变的信号的问题，目前尚未有有效的解决办法。

技术实现思路

1、本技术实施例提供了一种环形游标时间数字转换器中最先跳变信号输出电路，以解决相关技术中环形游标时间数字转换器中最终会输出一系列编码数值而无法仅输出最先跳变的信号的问题。

2、在本技术的一个实施例中，提出了一种环形游标时间数字转换器中最先跳变信号输出电路，包括n级电路结构，每一级电路结构中包含一个d触发器，n个所述d触发器的复位端均连接 rst复位信号，第一与门and1至第n与门andn的输入端均连接所述 rst复位信号，第一与门and1的输入端连接d触发器1的输出端，第二与门and2的输入端连接d触发器2的输出端，依次类推，第n与门andn的输入端连接d触发器n的输出端，第一与门and1的输出端连接第二与门and2的输入端，依次类推，第n-1与门andn-1的输出端连接第n与门andn的输入端，第n与门andn的输出端连接所述第一与门and1的输入端，其中，第n与门andn的输出信号与 q0输入信号相与后输入所述d触发器1的时钟控制端，第一与门and1的输出信号与 q1输入信号相与后输入所述d触发器2的时钟控制端，依次类推，第n-1与门andn-1的输出信号与 qn-1输入信号相与后输入所述d触发器n的时钟控制端，以实现只有最先发生低电平向高电平跳变的输入信号输入到其对应的d触发器的时钟控制端，所述对应的d触发器的反向输出端输出的是高电平信号，其他d触发器的反向输出端输出的均为低电平信号，其中，n为大于1的整数；d触发器1的时钟信号数据输入端 d接地，主输出端 q输出 c0信号，所述 c0信号输入第一与门and1，所述 d触发器1的反相输出端输出信号，所述d触发器1的时钟控制端连接第n+1与门andn+1的输出端，所述第n+1与门的输入端分别连接 q0输入信号和第n与门andn的输出信号，d触发器2的时钟信号数据输入端 d接地，主输出端 q输出 c1信号，所述 c1信号输入第二与门and2，所述d触发器1的反相输出端输出信号，所述d触发器2的时钟控制端连接第n+2与门andn+2的输出端，所述第n+2与门的输入端分别连接 q1输入信号第一与门and1的输出信号。

3、在一实施例中，在 q0输入信号至 qn输入信号为周期信号的情况下，其周期t满足以下公式：∆t * n ≤ t，其中，∆t为相邻信号时间间隔，n为输入信号的个数。

4、在一实施例中，当n=4时， q1输入信号最先出现上升沿跳变，经过第六与门and6后输出d触发器2的时钟控制信号 clk1上升沿跳变，d触发器2的主输出端 q输出信号 c1由高电平转变为低电平，第一与门的输出信号 y1为高电平，第二与门and2的输出信号 y2跟随 c1由高电平转变为低电平；

5、d触发器3的输入信号 y2与还未跳变的 q2经过第七与门and7输出d触发器3的时钟控制信号 clk2低电平，d触发器3的主输出端 q输出信号 c2保持高电平不变；

6、由于 c2保持高电平不变，d触发器4的输入信号 y3随 y2变化且存在一级逻辑门延迟，d触发器1经过一圈后同d触发器3和d触发器4一样变化，最终仅输出高电平，其余全为低电平。

7、在一实施例中，当 q1跳变之后， q2紧跟 q1跳变， q1上升沿跳变经过d触发器2输出 c1， c1在经过第二与门and2后得到 y2， q1到 y2经过了三级逻辑门延迟，延迟时间记为∆t1， q2紧跟 q1上升沿跳变， q1和 q2之间的延迟记为∆t2，∆t1和∆t2满足以下关系：∆t1<∆t2。

8、通过本技术实施例提供的环形游标时间数字转换器中最先跳变信号输出电路，包括n级电路结构，每一级电路结构中包含一个d触发器，n个d触发器的复位端均连接 rst复位信号，在相邻两级电路之间设置逻辑与门，从而有效避免了环形游标时间数字转换器中最终会输出一系列编码数值而无法仅输出最先跳变的信号的问题。通过逻辑与门的设置以及逻辑门之间的延迟，可以实现环形游标时间数字转换器最终输出的仅为最先发生跳变的信号。