电压调节器的制作方法

本发明涉及用于双倍数据读取物理接口(physical interface，phy)的电压调节，且尤其涉及一种可以防止在调节后电压提供至双倍数据读取物理接口的期间发生电压下降的一电压调节器。

背景技术：

1、双倍数据率(doubledata rate，ddr)电路在一时钟信号的上升沿(rising edge)与下降沿(falling edge)传送数据，如此一来，与一单一数据率电路相比，双倍数据率电路可提供两倍的带宽而无需增加时钟频率。

2、请参照图1，图1为传统的双倍数据率物理接口电路100的不同读取路径的示意图，双倍数据率物理接口电路100包含有一数据选通(data strobe，dqs)路径以及多个数据读取路径dq0、dq1、…、dqn，数据选通路径包含有接收器(receiver，rx)103(为简洁起见，在图1中标记为“rx”)，并且接收器103用以接收差动时钟信号dqsp与dqsn并将时钟信号输入至一与门(and gate)105，当一门致能信号gate_enable被输入至与门105时，时钟信号被输出至数字控制延迟线(digitally controlled delay line，dcdl)电路107(为简洁起见，在图1中标记为“dcdl”)，接着由于双倍数据率物理接口电路100为一双倍数据率电路，因此数字控制延迟线电路107输出延迟后的时钟信号至工作周期校正器(duty cycle corrector，dcc)109(为简洁起见，在图1中标记为“dcc”)以确保时钟信号至工作周期校正器109的工作周期是50％，工作周期校正后的时钟信号被传送至缓冲器111，并且缓冲后的时钟信号可供应至所有的数据读取路径dq0、dq1、…、dqn，为简洁起见，图1仅绘示数据读取路径dq0与dq1的架构，本领域技术人员应能理解其余数据读取路径的架构与数据读取路径dq0与dq1的架构相似/相同。

3、如图1所示，数据读取路径dq0包含有决策反馈均衡(decision feedbackequalization，dfe)接收器123(为简洁起见，在图1中标记为“dfe rx”)，其中决策反馈均衡接收器123接收携带有采样数据的信号dq，并被一参考电压vref所偏置(bias)。缓冲器111所输出的缓冲后时钟信号被输入至位偏斜(bit skew)电路125，其中位偏斜电路125是一延迟元件，其可藉由一期望时序余裕(desired timing margin)来延迟信号并校正不同数据所导致的内在偏斜。位偏斜电路125将校正后的时钟信号输出至决策反馈均衡接收器123以在适当的时序采样信号dq，数据读取路径dq1中的决策反馈均衡接收器133与位偏斜电路135可以类似方式来操作，为简洁起见，在此不再重复详细描述。

4、上述双倍数据率物理接口电路100中的所有元件皆需要一调节后的电源供应，其中该调节后的电源供应需包含有位于某个范围内的一电压，该电压通常藉由一电压调节器来产生，而最简形式的电压调节器包含有一放大器，该放大器具有耦接至一金属氧化物半导体场效晶体管(以下简称为晶体管)的一输出，并且该晶体管耦接在一供应电压与一负载之间。以下叙述以n型晶体管作为该晶体管来作为范例，但本发明不以此为限，在某些实施例中，p型晶体管也可作为该晶体管。负反馈回路将感测后电压(亦即在该晶体管的漏极所产生的信号)传送回该放大器的反相输入端，而该放大器的非反相输入端接收一参考电压(例如一能隙(bandgap)电压)，此外，一电容可并联于负载来稳定该供应电压。

5、为了供应足够大的调节后电压至双倍数据率物理接口电路100，电容负载也需很大，该放大器会不断地调整其输出来使得该感测后电压等于该能隙电压，亦即，即使负载电流发生变化，该调节后电压会保持在一固定值。然而，当负载电流发生较大变化时，可能会导致该调节后电压发生变化，双倍数据率物理接口电路100的一读取要求(尤其是当该读取要求横跨多于一个的数据读取路径)会导致此电压下降，而该放大器会要求某个时间量来校正负载电流的变化，亦即放大器暂态响应。

6、此外，虽然可操作数据读取路径中的位偏斜电路来减少传送后的时钟信号的任一偏斜，但在时钟信号与数据信号(亦即读取数据)之间仍会不匹配，在此情况中，读取突发(read burst)会导致该调节后的电压的更大电压下降，其会减少读取余裕并使得数据不准确。

技术实现思路

1、本发明的目的在于藉由提供利用交错(staggered)电流源的一电压调节器来解决现有技术中遇到的问题，其中交错电流源根据致能(enable)信号来产生电流，以及致能信号根据双倍数据率物理接口电路中的延迟元件而产生。本发明亦提供了一辅助电压调节器，其产生一偏压来对交错电流源进行偏置操作，其中偏置电流根据跟随(track with)双倍数据率物理接口电路的一延迟元件的制程工艺、电压与温度(process，voltage，andtemperature，pvt)变化而改变的一参考电流而产生，并跟随输入至双倍数据率物理接口电路的一时钟信号的频率变化而改变。

2、根据本发明一实施例，提供了一种电压调节器，该电压调节器用以提供一调节后电压给一双倍数据率物理接口，该双倍数据率物理接口包含有一时钟路径以及多个数据读取路径，该时钟路径包含有多个延迟元件以供分别接收一时钟信号并产生一延迟后时钟信号，该多个数据读取路径的每一个数据读取路径包含有一位偏斜电路，该电压调节器包含有一放大器、一第一晶体管、至少一第二晶体管、一负载以及一负载电容。放大器用以在一第一输入端接收一能隙电压，并产生一输出电压。第一晶体管具有耦接于输出电压的一第一端、耦接于一供应电压的一第二端以及耦接于放大器的一第二输入端的一第三端。至少一第二晶体管用以因应一第一致能信号来产生一第一电流，其中至少一第二晶体管并联于第一晶体管并具有耦接于一偏压的一第一端、耦接于供应电压的一第二端、以及耦接于至少一第二晶体管的第二端与一电源供应的一第一开关，以及第一开关因应第一致能信号而关闭。负载耦接于第一晶体管的第三端以及第二晶体管的一三端，并且用以产生调节后电压。负载电容并联于负载，并且耦接于地。此外，第一致能信号藉由将一门致能信号输入至一第一延迟电路而产生，以及第一延迟电路对应于多个延迟元件的第一延迟元件。

3、由于辅助电压调节器所产生的电压可跟随制程工艺、电压与温度变化以及频率变化而改变，因此交错电流源的大小也可跟随制程工艺、电压与温度变化以及频率变化而改变，其可改善双倍数据率物理接口电路的数据信号与时钟信号之间的时序余裕。

技术特征：

1.一种电压调节器，用以提供调节后电压给双倍数据率物理接口，该双倍数据率物理接口包含有时钟路径以及多个数据读取路径，该时钟路径包含有多个延迟元件以供分别接收时钟信号并产生延迟后时钟信号，该多个数据读取路径的每一个数据读取路径包含有位偏斜电路，该电压调节器包含有：

2.如权利要求1所述的电压调节器，还包含有：

3.如权利要求2所述的电压调节器，其中该第一延迟元件是该双倍数据率物理接口的逻辑电路，该第二延迟元件是该双倍数据率物理接口的数字控制延迟线电路，以及该第三延迟元件是该双倍数据率物理接口的工作周期校正器。

4.如权利要求2所述的电压调节器，其中该偏压藉由辅助电压调节器来产生，以及该辅助电压调节器包含有：

5.如权利要求4所述的电压调节器，其中该第一电流、该第二电流以及该第三电流皆为该参考电流的倍数。

6.如权利要求5所述的电压调节器，其中该第一电流的大小、该第二电流的大小以及该第三电流的大小藉由为该双倍数据率物理接口进行该多个数据读取路径的模拟而决定。

7.如权利要求1所述的电压调节器，其中该电压调节器是芯片上电压调节器。

技术总结一种电压调节器，用以提供一调节后电压给包含有多个延迟元件的一双倍数据率物理接口。该电压调节器包含有：一放大器，用以在一第一输入端接收一电压，并产生一输出电压；一第一晶体管，耦接于一供应电压以及放大器的一第二输入端；一第二晶体管，并联于第一晶体管以供因应一第一致能信号来产生一第一电流；一负载，耦接于第一晶体管与第二晶体管，以供产生调节后电压；以及一负载电容，并联于负载。第一致能信号藉由将一门致能信号输入至对应于该多个延迟元件中的一延迟元件的一延迟电路而产生。技术研发人员：西瓦拉玛克里希南·萨伯拉马尼恩,侯赛因瓦利·谢克,埃斯瓦尔·雷迪受保护的技术使用者：智原科技股份有限公司技术研发日：技术公布日：2024/6/18