一种多芯片堆叠的封装方法及封装结构与流程

本发明涉及芯片，具体地说是一种多芯片堆叠的封装方法及封装结构。

背景技术：

1、在人工智能（ai）、机器学习（ml）、高性能计算（hpc）、自动驾驶、5g/6g、物联网等科技发展的驱动下，半导体芯片及其封装结构不断往高性能化，低功耗化，小型化，低成本化的方向发展。譬如说，如图1所示，高宽带内存hbm与高性能计算芯片soc的2.5d共封装结构已应用于ai，hpc等领域。但其不足之处在于使用了tsv和si interposer等工艺造价成本非常高，现在只局限于高端产品，如云端的ai服务器等。今后，随着边端，终端对电子器件性能要求的不断提升，急需发明一种高性能低成本的封装方式。

技术实现思路

1、本发明为克服现有技术的不足，提供一种多芯片堆叠的封装方法及封装结构。

2、为实现上述目的，设计一种多芯片堆叠的封装方法，包括如下步骤：

3、s1，重构晶圆：将一个或一个以上芯片键合在临时载体晶圆上，得到若干临时晶圆体；

4、s2，提供一个载体晶圆，作为堆叠体的第一层；

5、s3，芯片堆叠：将步骤s1得到的临时晶圆体以功能层朝上的方向键合在堆叠体上方，将芯片与临时载体晶圆解键合；

6、s4，重复步骤s3，直至堆叠完所有芯片，并在堆叠体的中间预留互连区域；

7、s5，互连：在互连区域内形成垂直互连结构；

8、s6，去除载体晶圆，切割得到单个堆叠颗粒。

9、所述的步骤s1的具体方法如下：s11，在临时载体晶圆上涂覆临时键合胶，将芯片以功能层朝下的方向放置在临时载体晶圆上；s12，在临时载体晶圆及芯片的表面沉积或涂上填充材料，s13，将芯片厚度减薄到所需厚度。

10、所述的步骤s11之前还包括步骤s10，将晶圆减薄切割，得到若干芯片。

11、所述的步骤s10中，芯片的厚度为20 µm – 200 µm。

12、所述的填充材料选用无机材料或有机材料，其中无机材料包含但不限于sio2，有机材料包括但不限于环氧树脂、聚酰亚胺。

13、所述的步骤s3的具体方法包括：s31，在载体晶圆上涂覆临时键合胶，将临时晶圆体中芯片以功能层朝上的方向键合在堆叠体上方；s32，解键合临时载体晶圆，并除去芯片与临时载体晶圆之间的临时键合胶；s33，清洗芯片表面。

14、所述的堆叠体中相邻芯片之间通过粘合剂键合或直接键合。

15、所述的粘合剂为永久键合材料，永久键合材料包括但不限于苯并环丁烯，适用于直接键合的芯片材料包括但不限于sio2、sin、sicn。

16、所述的步骤s5的具体方法包括：s51，通过刻蚀或激光钻孔工艺在互连区域形成通孔；s52，在通孔内壁沉积绝缘层、阻挡层、种子层；s53，在通孔内填充导电材料；s54，去除多余的导电材料；步骤s55，在堆叠体上方形成重布线层，通孔内的导电材料与重布线层一侧电连接。

17、还包括步骤s56，在重布线层另一侧植锡球或凸点。

18、同一堆叠层中的芯片之间设有间距。

19、上层堆叠层的芯片之间的间距大于下层堆叠层的芯片之间的间距。

20、所述的间距为0.05cm-100cm。

21、所述的互连区域横向长度为0.1-5cm。

22、所述的步骤s1、步骤s2、步骤s3键合前，临时载体晶圆、载体晶圆、芯片上预留对位标志。

23、不同堆叠层中，芯片堆叠顺序按照相邻上下叠层芯片相关性最大原理进行排列。

24、同一堆叠层中的芯片为同类型芯片或不同类型芯片。

25、各堆叠层中，芯片下方键合一层结构硅。

26、所述的步骤s6去除载体晶圆后，在最下层芯片下端设置散热器。

27、为实现上述目的，设计一种多芯片堆叠的封装结构，包括最下层芯片，所述的最下层芯片上方设有若干呈阶梯型布置的芯片，芯片上方设有重布线层，位于阶梯型芯片中部设有互连区域，互联区域内设有垂直互连结构，垂直互连结构将每层芯片与重布线层电连接。

28、所述的芯片外侧设有填充材料。

29、所述的重布线层外侧连接锡球或凸点。

30、本发明同现有技术相比，具有以下有益效果：

31、1.无需在芯片内部形成硅通孔，大大降低了整体的制作成本。

32、2.各层芯片的总体厚度可以通过减薄工艺降至十几微米，降低封装体积。

33、3.将芯片互连集中到了互连区域，互连距离短，互连密度高，降低功耗，减小噪音，保证信号传输品质。

34、4.在所有堆叠层完成之后进行整体的垂直以及横向互连布局，减少了工艺制程的成本，同时也缩短了整个工艺的加工时间。

35、5.对芯片类型没有限制，芯片配置自由度高。

技术特征：

1.一种多芯片堆叠的封装方法，其特征在于：包括如下步骤：

2.根据权利要求1所述的一种多芯片堆叠的封装方法，其特征在于：所述的步骤s1的具体方法如下：s11，在临时载体晶圆（4）上涂覆临时键合胶（5），将芯片（3）以功能层（2）朝下的方向放置在临时载体晶圆（4）上；s12，在临时载体晶圆（4）及芯片（3）的表面沉积或涂上填充材料（6），s13，将芯片（3）厚度减薄到所需厚度。

3.根据权利要求1所述的一种多芯片堆叠的封装方法，其特征在于：所述的步骤s11之前还包括步骤s10，将晶圆（1）减薄切割，得到若干芯片（3）。

4.根据权利要求3所述的一种多芯片堆叠的封装方法，其特征在于：所述的步骤s10中，芯片（3）的厚度为20 µm – 200 µm。

5.根据权利要求2所述的一种多芯片堆叠的封装方法，其特征在于：所述的填充材料（6）选用无机材料或有机材料，其中无机材料包含但不限于sio2，有机材料包括但不限于环氧树脂、聚酰亚胺。

6.根据权利要求1所述的一种多芯片堆叠的封装方法，其特征在于：所述的步骤s3的具体方法包括：s31，在载体晶圆（11）上涂覆临时键合胶（5），将临时晶圆体中芯片（3）以功能层朝上的方向键合在堆叠体上方；s32，解键合临时载体晶圆（4），并除去芯片（3）与临时载体晶圆（4）之间的临时键合胶（5）；s33，清洗芯片（3）表面。

7.根据权利要求1所述的一种多芯片堆叠的封装方法，其特征在于：所述的堆叠体中相邻芯片（3）之间通过粘合剂键合或直接键合。

8.根据权利要求7所述的一种多芯片堆叠的封装方法，其特征在于：所述的粘合剂为永久键合材料（12），永久键合材料包括但不限于苯并环丁烯，适用于直接键合的芯片（3）材料包括但不限于sio2、sin、sicn。

9.根据权利要求1所述的一种多芯片堆叠的封装方法，其特征在于：所述的步骤s5的具体方法包括：s51，通过刻蚀或激光钻孔工艺在互连区域（13）形成通孔（14）；s52，在通孔（14）内壁沉积绝缘层、阻挡层、种子层；s53，在通孔（14）内填充导电材料（15）；s54，去除多余的导电材料；步骤s55，在堆叠体上方形成重布线层（16），通孔（14）内的导电材料（15）与重布线层（16）一侧电连接。

10.根据权利要求9所述的一种多芯片堆叠的封装方法，其特征在于：还包括步骤s56，在重布线层（16）另一侧植锡球或凸点（17）。

11.根据权利要求1所述的一种多芯片堆叠的封装方法，其特征在于：同一堆叠层中的芯片（3）之间设有间距。

12.根据权利要求11所述的一种多芯片堆叠的封装方法，其特征在于：上层堆叠层的芯片（3）之间的间距大于下层堆叠层的芯片（3）之间的间距。

13.根据权利要求11或12所述的一种多芯片堆叠的封装方法，其特征在于：所述的间距为0.05cm-100cm。

14.根据权利要求1所述的一种多芯片堆叠的封装方法，其特征在于：所述的互连区域（13）横向长度为0.1-5cm。

15.根据权利要求1所述的一种多芯片堆叠的封装方法，其特征在于：所述的步骤s1、步骤s2、步骤s3键合前，临时载体晶圆（4）、载体晶圆（11）、芯片（3）上预留对位标志。

16.根据权利要求1所述的一种多芯片堆叠的封装方法，其特征在于：同一堆叠层中的芯片（3）为同类型芯片或不同类型芯片。

17.根据权利要求1所述的一种多芯片堆叠的封装方法，其特征在于：各堆叠层中，芯片（3）下方键合一层结构硅（18）。

18.根据权利要求1或17所述的一种多芯片堆叠的封装方法，其特征在于：所述的步骤s6去除载体晶圆后，在最下层芯片（3）下端设置散热器（19）。

19.一种多芯片堆叠的封装结构，包括最下层芯片，其特征在于：所述的最下层芯片上方设有若干呈阶梯型布置的芯片（3），芯片（3）上方设有重布线层（16），位于阶梯型芯片中部设有互连区域（13），互联区域（13）内设有垂直互连结构，垂直互连结构将每层芯片（3）与重布线层（16）电连接。

20.根据权利要求19所述的一种多芯片堆叠的封装结构，其特征在于：所述的芯片（3）外侧设有填充材料。

21.根据权利要求19所述的一种多芯片堆叠的封装结构，其特征在于：所述的重布线层（16）外侧连接锡球或凸点（17）。

技术总结本发明涉及芯片技术领域，具体地说是一种多芯片堆叠的封装方法及封装结构。包括如下步骤：S1，重构晶圆：将一个或一个以上芯片键合在临时载体晶圆上，得到若干临时晶圆体；S2，提供一个载体晶圆，作为堆叠体的第一层；S3，芯片堆叠：将步骤S1得到的临时晶圆体以功能层朝上的方向键合在堆叠体上方，将芯片与临时载体晶圆解键合；S4，重复步骤S3，直至堆叠完所有芯片，并在堆叠体的中间预留互连区域；S5，互连：在互连区域内形成垂直互连结构；S6，去除载体晶圆，切割得到单个堆叠颗粒。同现有技术相比，大大降低了整体的制作成本。各层芯片的总体厚度可以通过减薄工艺降至十几微米，降低封装体积。互连距离短，互连密度高。技术研发人员：陈之文,范俊,邵滋人,付永朝受保护的技术使用者：宏茂微电子（上海）有限公司技术研发日：技术公布日：2024/7/25