一种铁电电容的制备方法与流程

本发明属于铁电存储芯片，具体涉及到一种铁电电容的制备方法。

背景技术：

1、高稳态存储器(hsram)是在逻辑芯片基础上，使用high-k材料作为电容介质，内嵌在3d-cell段，实现存储功能的一种新型铁电存储芯片。

2、在3d-cell段制备过程中，上下电极层&high-k层需要镀在array区(阵列区)介电层上的一个个圆柱孔内，其中上下电极层及high-k层制备，需要在ald设备内，分别通过peald&thermal ald来实现，而孔外的膜层需要通过干刻来去除。

3、由于cell孔深宽比很高(大于10:1)在刻蚀晶圆表面电极材料时无法使用掩膜的光刻方案来实现，所以只能用无掩膜方案直接进行干刻去除表面电极材料。而无掩膜版方案，在进行干刻工艺时，cell孔内的电极板膜层也会被刻蚀，虽然cell孔内较晶圆表面刻蚀速率较慢，不过仍会造成损伤。

4、目前，采用的手段是将电极板(氮化钛)薄膜沉积厚度加厚，以保证cell孔内刻蚀后厚度，不过该方案无法解决由于干刻导致的膜层均一性变差问题。

技术实现思路

1、本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。

2、鉴于上述和/或现有技术中存在的问题，提出了本发明。

3、因此，本发明的目的是，克服现有技术中的不足，提供一种铁电电容的制备方法。

4、为解决上述技术问题，本发明提供了如下技术方案：一种铁电电容的制备方法，包括，在3d cell孔制备工序和阻隔层沉积制备工序间引入自组装膜层工序；以及，

5、在高介电材料刻蚀工序和上电极板沉积工序间引入自组装膜层工序，取消下电极板刻蚀工序与上电极板刻蚀工序。

6、作为本发明所述制备方法的一种优选方案，其中：包括，

7、制备3dcell孔：在阵列区介电层上干刻制得圆柱孔圆柱孔孔径为140～150nm；

8、制备第一sam薄膜：将聚合物溶液滴加到介电层表面制得薄膜；

9、阻隔层沉积：采用原子层沉积的方式，在3dcell孔的孔壁以及底部沉积氮化钽薄膜作为铜阻挡层，防止铜扩散；

10、下电极板沉积：采用原子层沉积的方式，在阻挡层上继续沉积氮化钛作为电容的下电极板；

11、高介电材料沉积：采用原子沉积的方式，将高k值的铁电材料在3dcell孔内壁形成薄膜，作为电容的电介质；

12、高介电材料刻蚀：通过干刻方式，去除晶圆表面的高介电薄膜，保留3dcell孔内的高介电薄膜层；

13、制备第二sam薄膜：采用旋涂的方法，在晶圆表面形成一层薄膜；

14、上电极板沉积：采用原子层沉积的方式，在阻挡层上继续沉积一层氮化钛作为电容的下电极板，由于sam层的存在，晶圆表面也不会形成氮化钛薄膜，只有3dcell孔内有氮化钛；

15、制备铝线板：将第二sam薄膜除去后，采用物理气相沉淀的方法，形成一层铝薄膜。

16、作为本发明所述制备方法的一种优选方案，其中：所述阵列区介电层为氧化硅与氮化硅组合层，厚度1000～1200nm。

17、作为本发明所述制备方法的一种优选方案，其中：所述制备第一sam薄膜，其中，聚合物溶液包括硅烷基胺溶液；第一sam薄膜厚度为100～150nm。

18、作为本发明所述制备方法的一种优选方案，其中：所述制备阻隔层沉积，其中，其中，原子层沉积速率为0.1nm/cycle，氮化钽薄膜的厚度为8～10nm。

19、作为本发明所述制备方法的一种优选方案，其中：所述下电极板沉积，其中，氮化钽的厚度为8～10nm。

20、作为本发明所述制备方法的一种优选方案，其中：所述高介电材料沉积，其中，原子层沉积速率为0.1nm/cycle，所述高k值的铁电材料包括氧化铪和氧化锆，高介电材料沉积薄膜厚度为8～10nm。

21、作为本发明所述制备方法的一种优选方案，其中：所述制备第二sam薄膜，其中，采用旋涂转速为4000～6000rpm，晶圆表面薄膜厚度为100～150nm。

22、作为本发明所述制备方法的一种优选方案，其中：所述上电极板沉积，其中，原子层沉积速率为0.1nm/cycle，上电极沉积层的厚度为8～10nm。

23、作为本发明所述制备方法的一种优选方案，其中：所述制备铝线板，其中，物理气相沉淀的铝溅射工艺功率为20～40kw，气压0.1pa，铝线板的厚度为200～300nm。

24、本发明有益效果：

25、(1)相对于现有技术，本发明引入sam(self-assembled monolayers自组装单层)工艺，取消下电极板与上电极板刻蚀两道干刻工序，由于取消了上下电极板无掩膜干刻，避免了传统工艺中由于干刻而对cell孔电极薄膜造成的损伤，氮化钛膜层的厚度可从15nm减小到10nm，可以缩短制程时间，提高生产效率；

26、(2)本发明提供一种铁电电容的制备方法，引入旋涂sam工艺，相较干刻来说成本更低，生产效率更高，有助于整体成本降低。

技术特征：

1.一种铁电电容的制备方法，其特征在于：包括，在3d cell孔制备工序和阻隔层沉积制备工序间引入自组装膜工序；以及，

2.如权利要求1所述的制备方法，其特征在于：包括，

3.如权利要求2所述的制备方法，其特征在于：所述阵列区介电层为氧化硅与氮化硅组合层，其中，氮化硅膜厚为30～50nm，氧化硅膜厚为500～600nm。

4.如权利要求2或3所述的制备方法，其特征在于：所述制备第一sam薄膜，其中，聚合物溶液包括硅烷基胺溶液；第一sam薄膜厚度为100～150nm。

5.如权利要求4所述的制备方法，其特征在于：所述制备阻隔层沉积，其中，原子层沉积速率为0.1nm/cycle，氮化钽薄膜的厚度为8～10nm。

6.如权利要求5所述的制备方法，其特征在于：所述下电极板沉积，其中，氮化钽的厚度为8～10nm。

7.如权利要求2所述的制备方法，其特征在于：所述高介电材料沉积，其中，原子层沉积速率为0.1nm/cycle，所述高k值的铁电材料包括氧化铪和氧化锆，高介电材料沉积薄膜厚度为8～10nm。

8.如权利要求1或7所述的制备方法，其特征在于：所述制备第二sam薄膜，其中，采用旋涂转速为4000～6000rpm，晶圆表面薄膜厚度为100～150nm。

9.如权利要求8所述的制备方法，其特征在于：所述上电极板沉积，其中，原子层沉积速率为0.1nm/cycle，上电极沉积层的厚度为8～10nm。

10.如权利要求1所述的制备方法，其特征在于：所述制备铝线板，其中，物理气相沉淀的铝溅射工艺功率为20～40kw，气压0.1pa，铝线板的厚度为200～300nm。

技术总结本发明公开了一种铁电电容的制备方法，相对于现有技术，采用本发明后引入SAM(self‑assembled monolayers自组装单层)工艺，可以取消下电极板与上电极板刻蚀两道干刻工序，由于取消了上下电极板无掩膜干刻，之前由于干刻而对cell孔电极薄膜造成的损伤也就不存在了，所以氮化钛膜层的厚度也可以从15nm减小到10nm，可以缩短制程时间，提高生产效率。技术研发人员：许占齐,吕震宇,王宇受保护的技术使用者：温州核芯智存科技有限公司技术研发日：技术公布日：2024/7/29