双端读写的存储装置的制作方法

本申请涉及但不限定于一种双端读写的存储装置。

背景技术：

1、随着科技发展，半导体技术也得到快速发展。静态随机存储器(static random-access memory，sram)作为集成电路中的重要的存储元件，由于其高性能，高可靠性，低功耗等优点被广泛的应用于高性能计算器系统(cpu)，片上系统(soc)，手持设备等计算领域。

2、因此，本申请涉及静态随机存储器的改进。

技术实现思路

1、本申请提供一种双端读写的存储装置，包括：地址译码电路、放大模块、第一开关单元、第二开关单元、第三开关单元、写入位线以及互补写入位线；

2、写入位线与第一开关单元的第一端连接，放大模块的第一端与第一开关单元的第二端连接，第一开关单元的控制端连接地址译码电路的第一输出端，其中，第一开关单元包括第一pmos管；

3、互补写入位线与第二开关单元的第二端连接，第二开关单元的第一端与放大模块的第二端连接，第二开关单元的控制端连接地址译码电路的第一输出端，其中，第二开关单元包括第二pmos管；

4、第三开关单元的第一端连接放大模块的第三端，放大模块的第四端和放大模块的第五端用于连接第一电源端，第三开关单元的第二端连接第二电源端，第三开关单元的控制端与地址译码电路的第一输出端连接；

5、写入位线和互补写入位线用于传输写入数据，地址译码电路用于生成第一写入控制信号，第一写入控制信号使第一开关单元闭合或断开，控制放大模块与写入位线接通或断开，第一写入控制信号使第二开关单元闭合或断开，控制放大模块与互补写入位线接通或断开，第一写入控制信号控制第三开关单元闭合或断开，放大模块在存储节点锁存写入数据，放大模块的第一端和/或放大模块的第二端为存储节点；

6、其中，存储装置还包括读出驱动电路和读出位线；

7、读出驱动电路的输入端与存储节点连接，读出驱动电路的控制端连接地址译码电路的第二输出端，读出驱动电路的输出端连接读出位线，地址译码电路用于生成读出控制信号，读出驱动电路用于在读出控制信号和第一写入控制信号的控制下对存储节点中锁存数据进行放大后输出至读出位线。

8、在一些实施例中，读出驱动电路包括驱动管和第四开关单元；

9、驱动管的控制端连接存储节点，驱动管的第二端与第四开关单元的第一端连接，第四开关单元的第二端连接第二电源端，第四开关单元的控制端连接地址译码电路的第二输出端，第四开关的控制端接收读出控制信号，驱动管的第一端连接读出位线。

10、在一些实施例中，驱动管为nmos管。

11、在一些实施例中，第三开关单元包括第五nmos管；

12、第五nmos管的第一端连接放大模块的第三端，第五nmos管的第二端连接第二电源端，第五nmos管的控制端连接第一写入控制信号；

13、第四开关单元包括第七nmos管，第七nmos管的第一端连接驱动管的第二端，第七nmos管的第二端接地，第七nmos管的控制端接收读出控制信号。

14、在一些实施例中，第一pmos管的第一端连接写入位线，第一pmos管的第二端连接放大模块的第一端，第一pmos关的控制端接收第一写入控制信号；

15、第二pmos管的第二端连接互补写入位线，第二pmos管的第一端连接放大模块的第二端，第二pmos管的控制端接收第一写入控制信号。

16、在一些实施例中，第一写入控制信号在传输阶段为低电平，控制第一pmos管和第二pmos管导通，第五nmos管断开，读出控制信号在传输阶段为低电平，控制第七nmos管断开；

17、第一写入控制信号在锁存阶段为高电平，控制第一pmos管和第二pmos管断开，第五nmos管接通；

18、读出控制信号在第一锁存子阶段为低电平，控制第七nmos管截止，读出控制信号在第二锁存子阶段为高电平，控制第七nmos管导通；其中，锁存阶段包括第一锁存子阶段和第二锁存子阶段。

19、在一些实施例中，传输阶段的结束时刻为锁存阶段的起始时刻。

20、在一些实施例中，第一锁存子阶段的时长小于第二锁存子阶段的时长。

21、在一些实施例中，第一锁存子阶段的结束时刻存储节点的电压大于第一预设电压阈值或者小于第二预设电压阈值。

22、在一些实施例中，放大模块包括：第三pmos管、第四pmos管、第一nmos管以及第二nmos管；

23、第三pmos管的第一端作为放大模块的第四端，第四pmos管的第一端作为放大模块的第五端；

24、第一nmos管的第一端连接第三pmos的第一端，第三pmos管的栅极连接第四pmos管的第二端，四pmos管的栅极连接第三pmos管的第二端；

25、第一nmos管的第二端连接第二nmos管的第二端后作为放大模块的第三端，第一nmos管的栅极连接第一nmos管的第一端，第二nmos管的栅极连接第一nmos管的第一端。

26、本申请提供的双端读写的存储装置，包括放大模块、第一开关单元、第二开关单元、第三开关单元、地址译码电路、写入位线以及互补写入位线，由于第一开关单元和第二开关单元均为pmos管，根据pmos管的特性，pmos管的源极或者漏极电压比较大时pmos管导通，在放大模块的第一端需要向写入位线放电或者放大模块的第二端需要向互补写入位线放电，来改写存储节点中的数据时，不需要将互补写入位线的电压或者写入位线的电压下拉至足够低，即可使放大模块对电压差进行放大，可以提高数据写入速率以及数据写入成功率。第三开关单元控制第一电源端到第二电源端之间放电路径的接通或者断开，可以减少第一电源端到第二电源端之间放电路径上的漏电流，减低存储装置的功耗。双端读写的存储装置还包括读出驱动电路和读出位线，读出驱动电路的输入端与存储节点连接，读出驱动电路的输出端连接读出位线，读出驱动电路用于对存储节点中数据进行放大后输出至读出位线。通过如此设置，实现对存储节点中数据读出，且读出位线和写入位线采用不同的传输线，实现双端读写。由于读出位线和写入位线采用不同的传输线，在通过写入位线向存储节点中写入数据时，无需对写入位线进行预充电，可以降低存储装置的功耗。由于存储装置为双端读写的存储装置，读出数据时无需经过写入位线，也无需同时控制第一开关单元、第二开关单元和第三开关单元闭合，因此，第一开关单元、第二开关单元和第三开关单元共用一个控制信号，联动控制三个开关单元中第一开关单元和第二开关单元闭合时，第三开关单元断开；第一开关单元和第二开关单元断开时，第三开关单元闭合，可以准确控制三个开关单元的导通和断开时序，还能简化地址译码电路内部结构。

技术特征：

1.一种双端读写的存储装置，其特征在于，包括：地址译码电路、放大模块、第一开关单元、第二开关单元、第三开关单元、写入位线以及互补写入位线；

2.根据权利要求1所述的双端读写的存储装置，其特征在于，所述读出驱动电路包括驱动管和第四开关单元；

3.根据权利要求2所述的双端读写的存储装置，其特征在于，所述驱动管为nmos管。

4.根据权利要求2所述的双端读写的存储装置，其特征在于，

5.根据权利要求4所述的双端读写的存储装置，其特征在于，

6.根据权利要求5所述的双端读写的存储装置，其特征在于，

7.根据权利要求6所述的双端读写的存储装置，其特征在于，所述传输阶段的结束时刻为所述锁存阶段的起始时刻。

8.根据权利要求6所述的双端读写的存储装置，其特征在于，所述第一锁存子阶段的时长小于所述第二锁存子阶段的时长。

9.根据权利要求7所述的双端读写的存储装置，其特征在于，所述第一锁存子阶段的结束时刻所述存储节点的电压大于第一预设电压阈值或者小于第二预设电压阈值。

10.根据权利要求1所述的双端读写的存储装置，其特征在于，所述放大模块包括：第三pmos管、第四pmos管、第一nmos管以及第二nmos管；

技术总结本申请提供一种双端读写的存储装置，包括：放大模块、第一开关单元、第二开关单元、第三开关单元、地址译码电路、写入位线、互补写入位线、读出驱动电路和读出位线，第一开关单元与写入位线和放大模块的第一端连接，第一开关单元的控制端连接地址译码电路，第一开关单元包括第一PMOS管，第二开关单元与互补写入位线和放大模块的第二端连接，第二开关单元的控制端连接地址译码电路，第二开关单元包括第二PMOS管，读出驱动电路的输入端连接存储节点，读出驱动电路的控制端连接地址译码电路，读出驱动电路的输出端连接读出位线。技术研发人员：季金华,刘金陈,刘湖云受保护的技术使用者：合芯科技（苏州）有限公司技术研发日：技术公布日：2024/1/15