探测FPGA内IP硬核制造性缺陷的方法与流程

本发明涉及fpga，尤其涉及一种探测fpga内ip硬核制造性缺陷的方法。

背景技术：

1、芯片测试主要有两种方式：功能测试和制造测试。

2、功能测试，主要验证的电路是否按照设计要求在运行、性能是否符合设计预期。然而，随着器件输入端口数量的不断增加，对所有可能输入的组合进行详尽测试，难度会呈指数增加，变得越来越不可实现。为了保持一个合理的测试时间(即控制测试成本)，就需要将功能测试集中在某些通用型的功能案例或者几个特定的极端案例上。这就使得芯片虽然通过了功能测试，但仍然可能存在某些遗留的未被检测到的制造缺陷，这些缺陷很可能在电路操作期间导致不良行为。因此，制造测试是必不可缺少的。

3、制造测试过程，就是筛选出具有制造缺陷的器件来确保高质量的芯片。制造测试，是通过聚焦在电路的结构而不是关注电路的功能行为来验证电路有没有制造缺陷。制造缺陷主要包括：电源或地端短路；灰尘颗粒导致的芯片上面有内部互连线开路；金属尖峰穿透引起的晶体管上源极或漏极的短路等。

4、制造测试的前提是芯片中放入了相应的测试电路，即可测试性设计(design fortest，dft)。dft就是专门为制造测试而产生的一种专用电路，有一套完整的设计方法、并遵守相关的测试标准协议。常用的可测性设计(dft)方法包括基于扫描链(scan chain)的测试方法和内建自测试电路(built-in self-test，bist)。

5、在超大规模集成电路设计中，可测性设计需要依靠电子设计自动化(electronicdesign automation，eda)工具来完成，eda工具厂商会有一套完整的dft解决方案来支持芯片设计过程中的dft实现。当前，片上系统(system on chip，soc)或转用集成电路(application specific integrated circuit，asic)设计基本都采用了eda厂商提供的整套dft解决方案，但现场可编程门阵列(field programmable gate arrays，fpga)芯片不同于soc和asic芯片设计，eda厂商的dft解决方案并不能直接应用到fpga芯片的硬核ip电路的测试当中。

6、因此，有必要提供一种新型的探测fpga内ip硬核制造性缺陷的方法以解决现有技术中存在的上述问题。

技术实现思路

1、本发明的目的在于提供一种探测fpga内ip硬核制造性缺陷的方法，实现了对fpga可测性设计的测试。

2、为实现上述目的，本发明的所述探测fpga内ip硬核制造性缺陷的方法，包括：

3、通过asic设计流程完成ip硬核的专用功能设计和实现，得到ip硬核的asic网表；

4、在ip硬核的asic网表中插入可测性设计的扫描链和扫描链的控制逻辑、以及存储器内建自测试电路和自测试电路的控制逻辑，以得到优化后的带可测性设计的扫描链和扫描链的控制逻辑以及带可测性设计的存储器内建自测试电路和自测试电路的控制逻辑的asic门级网表；

5、根据优化后的带可测性设计的扫描链和扫描链的控制逻辑以及带可测性设计的存储器内建自测试电路和自测试电路的控制逻辑的asic门级网表进行布局布线版图设计，以得到ip硬核的初始asic版图；

6、将ip硬核的初始asic版图合并到fpga芯片的整体版图当中，以得到待制造的fpga芯片整体版图文件；

7、根据所得待制造的fpga芯片整体版图文件来制造fpga芯片；

8、fpga芯片制造完成后，在fpga芯片上对ip硬核接口进行fpga编程、连接，将ip硬核的可测性设计的扫描链和扫描链的控制逻辑的输入输出接口、以及存储器内建自测试电路和自测试电路的控制逻辑的输入输出接口引到fgpa芯片的管脚，并在fpga的eda工具上实现fpga的布局布线和时序优化，以生成fpga的码流文件；

9、对加载了码流文件的fpga芯片进行可测性设计行为建模，根据所得行为模型在atpg工具中生成可供自动化测试设备进行芯片制造性缺陷探测的测试图形；

10、自动化测试设备对接fpga芯片后，将fpga的码流文件加载到fpga芯片中，将所得到的全部芯片制造性缺陷探测的测试图形通过自动化测试设备作用于已加载码流文件的fpga芯片中，以进行fpga芯片制造性缺陷探测的检测。

11、所述探测fpga内ip硬核制造性缺陷的方法的有益效果在于：所述fpga芯片在最顶层的可测性设计可以进行编程实现，能够实现对fpga芯片制造性缺陷探测的检测。

12、可选地，所述扫描链的控制逻辑用于控制可测性设计扫描链的测试启动、运行和停止，以及控制扫描链的压缩-解压缩，所述存储器内建自测试电路的控制逻辑用于控制存储器自测试的启动、运行和停止。

13、可选地，所述探测fpga内ip硬核制造性缺陷的方法还包括：在ip硬核的asic网表中插入扫描链的压缩-解压缩逻辑和片上时钟控制电路。

14、可选地，所述扫描链的压缩-解压缩电路用于将大量的扫描链输入输出接口通过逻辑压缩-解压缩转换成少量的扫描链通道输入输出接口、再利用有限的fpga通道资源连接到自动化测试设备机台上进行制造性缺陷探测的测试图形的输入输出，所述片上时钟控制电路则用于利用芯片内部的锁相环高速时钟来完成工作时钟频率测试，检测芯片是否能运行到工作频点。

15、可选地，所述探测fpga内ip硬核制造性缺陷的方法还包括：fpga芯片内每一个ip硬核的可测性设计的扫描链和扫描链的控制逻辑的输入输出接口、以及存储器内建自测试电路和自测试电路的控制逻辑的输入输出接口都具备fpga可编程特性，能够指定多个ip硬核组合同时进行检测，单个ip硬核独立、重点检测，选择性开放给用户随时进行检测。

技术特征：

1.一种探测fpga内ip硬核制造性缺陷的方法，其特征在于，包括：

2.根据权利要求1所述的探测fpga内ip硬核制造性缺陷的方法，其特征在于，所述扫描链的控制逻辑用于控制可测性设计扫描链的测试启动、运行和停止，以及控制扫描链的压缩-解压缩，所述存储器内建自测试电路的控制逻辑用于控制存储器自测试的启动、运行和停止。

3.根据权利要求1所述的探测fpga内ip硬核制造性缺陷的方法，其特征在于，还包括：在ip硬核的asic网表中插入扫描链的压缩-解压缩逻辑和片上时钟控制电路。

4.根据权利要求1所述的探测fpga内ip硬核制造性缺陷的方法，其特征在于，所述扫描链的压缩-解压缩电路用于将大量的扫描链输入输出接口通过逻辑压缩-解压缩转换成少量的扫描链通道输入输出接口、再利用有限的fpga通道资源连接到自动化测试设备机台上进行制造性缺陷探测的测试图形的输入输出，所述片上时钟控制电路则用于利用芯片内部的锁相环高速时钟来完成工作时钟频率测试，检测芯片是否能运行到工作频点。

5.根据权利要求1所述的探测fpga内ip硬核制造性缺陷的方法，其特征在于，还包括：fpga芯片内每一个ip硬核的可测性设计的扫描链和扫描链的控制逻辑的输入输出接口、以及存储器内建自测试电路和自测试电路的控制逻辑的输入输出接口都具备fpga可编程特性，能够指定多个ip硬核组合同时进行检测，单个ip硬核独立、重点检测，选择性开放给用户随时进行检测。

技术总结本发明提供了一种探测FPGA内IP硬核制造性缺陷的方法，包括：在ASIC门级网表中，插入可测性设计的逻辑扫描链和逻辑扫描链的控制电路、存储器内建自测试电路和自测试电路的控制逻辑，在FPGA芯片上对IP硬核可测性设计的逻辑扫描链的接口和逻辑扫描链控制电路的接口以及存储器内建自测试电路的控制逻辑的接口进行FPGA编程、连接，可以多个IP硬核同时编程、例化、组合在一起，也可以单独编程、例化一个IP硬核，将硬核IP可测性设计的逻辑扫描链输入输出接口和逻辑扫描链控制电路的接口以及存储器内建自测试电路的控制逻辑的接口引到FPGA芯片的管脚以使自动化测试设备的测试机台能够连接、控制到硬核IP可测性设计电路，实现对FPGA内IP硬核的制造性缺陷的探测。技术研发人员：明远先受保护的技术使用者：成都维德青云电子有限公司技术研发日：技术公布日：2024/1/16