行解码器电路、存储器器件和存储器系统的制作方法

本公开涉及一种行解码器电路以及包括该行解码器电路的存储器器件和存储器系统。

背景技术：

1、诸如动态随机访问存储器(dram)的动态存储器器件以电荷的形式存储数据。存储器器件可以包括用于存储数据的存储器单元、用于驱动存储器单元的字线以及用于向存储器单元输入数据和从存储器单元输出数据的位线。

2、由于存储器器件的制造工艺中的问题，在字线中可能出现缺陷，并且在缺陷字线(defective word line)中可能出现泄漏电流。泄漏电流可能增加存储器器件的待机功率，并导致存储器器件的故障。

技术实现思路

1、一个或多个实施例提供了一种能够快速地对存储器器件中包括的多条字线执行缺陷测试的行解码器电路。

2、此外，一个或多个实施例提供了一种能够快速地从多条字线中检测出缺陷字线的存储器器件。

3、此外，一个或多个实施例提供了一种能够检测处于完成状态的产品中的缺陷字线并修复该缺陷字线的存储器系统。

4、根据示例实施例的一个方面，一种控制多条字线的行解码器电路包括：电源节点；第一节点；连接到电源节点和第一节点的第一晶体管；并联连接在第一节点和电力地节点之间的多个第二节点，多个第二节点中的每一个都连接到多条字线中的对应字线；连接在第一节点和多个第二节点之间的多个第二晶体管；连接在多个第二节点和电力地节点之间的多个第三晶体管；被配置为基于第一节点的第一电压和参考电压输出检测信号的比较器，其中，在预充电时段中，第一晶体管导通，多个第二晶体管导通，并且多个第三晶体管截止，使得第一节点和多个第二节点被充电，在发展时段中，第一晶体管维持在导通状态，多个第二晶体管截止，并且多个第二节点中的每一个取决于第一对应字线的电流是否泄漏而以不同的速率放电，并且在感测时段中，第一晶体管截止，多个第二晶体管导通，并且第一节点根据并联连接的多个第二节点的第二电压电平选择性地放电。

5、根据示例实施例的一个方面，一种存储器器件包括：包括多个存储器单元的存储器单元阵列；连接到存储器单元阵列的多条字线；行解码器，包括电源节点和第一节点之间的开关电路，以及并联连接在第一节点和电力地节点之间并被配置为驱动多条字线的多个字线驱动器；以及控制电路，该控制电路被配置为通过对多条字线中的至少一条所选字线预充电，关断与该至少一条所选字线相对应的至少一个所选字线驱动器以浮置该至少一条所选字线，以及导通该至少一个所选字线驱动器并确定第一节点是否被放电，来对该至少一条所选字线执行缺陷测试，其中，控制电路还被配置为通过在改变多条字线中的该至少一条所选字线的范围时重复执行缺陷测试来检测缺陷字线。

6、根据示例实施例的一个方面，一种存储器系统包括：包括多条主字线和冗余字线的多个存储器器件，多个存储器器件被配置为通过对多条主字线中的至少一条所选字线预充电，关断与该至少一条所选字线相对应的至少一个所选字线驱动器以浮置该至少一条所选字线，以及确定该至少一条所选字线中是否存在放电的所选字线，来对该至少一条所选字线执行缺陷测试；以及控制器，该控制器被配置为基于来自主机的命令信号控制多个存储器器件执行缺陷测试，并基于缺陷测试的结果将缺陷字线的地址输出到主机。

技术特征：

1.一种控制多条字线的行解码器电路，所述行解码器电路包括：

2.根据权利要求1所述的行解码器电路，其中，在感测时段中，具有比电力地节点的第四电压电平高的电平的第三电压电平被施加到多个第二晶体管的栅极。

3.根据权利要求2所述的行解码器电路，其中，被施加到多个第二晶体管的栅极的第三电压电平的上限是基于(vs-δvdef)-vth>0来确定的，

4.根据权利要求1所述的行解码器电路，其中，在感测时段中被输入到多个第二晶体管的栅极的第一输入电压的第一电平高于在预充电时段中被输入到多个第二晶体管的栅极的第二输入电压的第二电平。

5.根据权利要求1所述的行解码器电路，其中，多条字线中的缺陷字线的第一放电速率快于多条字线中的非缺陷字线的第二放电速率。

6.根据权利要求5所述的行解码器电路，其中，所述发展时段的长度是基于第一放电速率和第二放电速率来确定的。

7.根据权利要求6所述的行解码器电路，其中，所述发展时段的长度长于缺陷字线放电所花费的第一时间，使得多个第二节点中连接到缺陷字线的第二节点的电压变得小于或等于参考电压，并且

8.根据权利要求1所述的行解码器电路，其中，参考电压的第一电压电平小于电源节点的第二电压电平，并且大于电力地节点的地电压电平。

9.根据权利要求8所述的行解码器电路，其中，随着参考电压的第一电压电平降低，所述感测时段的长度增加。

10.根据权利要求1所述的行解码器电路，其中，第一晶体管和多个第二晶体管是p型晶体管，并且

11.一种存储器器件，包括：

12.根据权利要求11所述的存储器器件，其中，控制电路还被配置为基于二分搜索技术来改变所述至少一条所选字线的范围。

13.根据权利要求11所述的存储器器件，其中，控制电路还被配置为基于确定缺陷字线被包括在所述至少一条所选字线中，执行将至少一条所选字线划分为字线组的操作，并且对字线组中的每一个执行缺陷测试，直到缺陷字线的地址被指定为止。

14.根据权利要求13所述的存储器器件，其中，控制电路还被配置为基于确定所述至少一条所选字线中没有缺陷字线，从缺陷测试的目标中排除所述至少一条所选字线。

15.根据权利要求13所述的存储器器件，其中，控制电路还被配置为向外部输出所指定的缺陷字线的地址。

16.根据权利要求11所述的存储器器件，其中，控制电路还被配置为通过将多条字线划分为多个字线组，并对多个字线组中的每一个执行二分搜索来检测缺陷字线。

17.根据权利要求11所述的存储器器件，其中，控制电路还被配置为在执行缺陷测试的时段期间，关断连接到多条字线中的至少一条未选字线的至少一个未选字线驱动器。

18.一种存储器系统，包括：

19.根据权利要求18所述的存储器系统，其中，控制器还被配置为用冗余字线替换缺陷字线。

20.根据权利要求18所述的存储器系统，其中，控制器还被配置为基于计算快速链路(cxl)协议向主机发送信号和从主机接收信号。

技术总结一种行解码器电路包括连接到电源节点和第一节点的第一晶体管；并联连接在第一节点和电力地节点之间的多个第二节点，多个第二节点中的每一个都连接到多条字线中对应的字线；连接在第一节点和多个第二节点之间的多个第二晶体管；连接在多个第二节点和电力地节点之间的多个第三晶体管；通过接收第一节点的电压和参考电压来输出检测信号的比较器。技术研发人员：高准英,朴政民,朴彰辉受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/1/15