模拟神经形态存储器的高精度和高效调谐机制和算法的制作方法

公开了用于调谐人工神经网络中使用的模拟神经形态存储器内的单元的多个实施方案。

背景技术：

1、人工神经网络模拟生物神经网络(动物的中枢神经系统，特别是大脑)，这些人工神经网络用于估计或近似可取决于大量输入并且通常未知的功能。人工神经网络通常包括互相交换消息的互连“神经元”层。图1示出了人工神经网络，其中圆圈表示输入或神经元的层。连接部(称为突触)用箭头表示，并且具有可以根据经验进行调谐的数值权重。这使得神经网络适应于输入并且能够学习。通常，神经网络包括多个输入的层。通常存在神经元的一个或多个中间层，以及提供神经网络的输出的神经元的输出层。处于每一级别的神经元分别地或共同地根据从突触所接收的数据作出决定。

2、在开发用于高性能信息处理的人工神经网络方面的主要挑战中的一个挑战是缺乏足够的硬件技术。实际上，实际神经网络依赖于大量的突触，从而实现神经元之间的高连通性，即非常高的计算并行性。原则上，此类复杂性可通过数字超级计算机或专用图形处理单元集群来实现。然而，相比于生物网络，这些方法除了高成本之外，能量效率也很普通，生物网络主要由于其执行低精度的模拟计算而消耗更少的能量。cmos模拟电路已被用于人工神经网络，但由于给定大量的神经元和突触，大多数cmos实现的突触都过于庞大。

3、申请人先前在美国专利申请no.15/594,439中公开了利用一个或多个非易失性存储器阵列作为突触的人工(模拟)神经网络，该专利申请以引用方式并入本文。非易失性存储器阵列作为模拟神经形态存储器操作。神经网络设备包括被配置成接收多个第一输入并从其生成多个第一输出的多个第一突触，以及被配置成接收多个第一输出的多个第一神经元。多个第一突触包括多个存储器单元，其中存储器单元中的每个存储器单元包括：形成于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在源极区和漏极区之间延伸；设置在沟道区的第一部分上方并且与第一部分绝缘的浮栅；以及设置在沟道区的第二部分上方并且与第二部分绝缘的非浮栅。多个存储器单元中的每一个被配置为存储与浮栅上的多个电子相对应的权重值。多个存储器单元被配置为将多个第一输入乘以所存储的权重值以生成多个第一输出。

4、必须擦除和编程在模拟神经形态中使用的每个非易失性存储器单元，以在浮栅中保持非常特定和精确量的电荷。例如，每个浮栅必须保持n个不同值中的一个，其中n是可由每个单元指示的不同权重的数量。n的例子包括16、32和64。现有技术缺乏快速和精确的机制来调谐每个单元以确保单元包含所需的电荷量。

5、所需要的是用于调谐人工神经网络中使用的模拟神经形态存储器的改进的机制和算法。

技术实现思路

技术特征：

1.一种用于在非易失性存储器单元的阵列内识别可被快速编程的所述非易失性存储器单元的方法，所述方法包括：

2.根据权利要求1所述的方法，其中所述数据包括所述非易失性存储器单元的地址。

3.根据权利要求1所述的方法，其中所述数据包括单个位。

4.根据权利要求1所述的方法，其中所述存储器单元是分裂2栅极闪存存储器单元。

5.根据权利要求1所述的方法，其中所述存储器单元是分裂3栅极闪存存储器单元。

6.根据权利要求1所述的方法，其中所述存储器单元是分裂4栅极闪存存储器单元。

7.根据权利要求1所述的方法，其中所述存储器单元在亚阈值区中读取。

8.一种用于在非易失性存储器单元的阵列内识别可被快速编程的所述非易失性存储器单元的方法，所述方法包括：

9.根据权利要求8所述的方法，其中所述数据包括所述非易失性存储器单元的地址。

10.根据权利要求8所述的方法，其中所述数据包括单个位。

11.根据权利要求8所述的方法，其中所述存储器单元是分裂2栅极闪存存储器单元。

12.根据权利要求8所述的方法，其中所述存储器单元是分裂3栅极闪存存储器单元。

13.根据权利要求8所述的方法，其中所述存储器单元是分裂4栅极闪存存储器单元。

14.根据权利要求8所述的方法，其中所述存储器单元在亚阈值区中读取。

15.一种基于单元的编程速度特性对多个非易失性模拟神经形态存储器单元进行编程的方法，所述方法包括：

16.根据权利要求15所述的方法，其中所述第一调谐算法利用的编程电压增量大于所述第二调谐算法利用的编程电压增量。

17.根据权利要求15所述的方法，其中所述第一调谐算法利用的编程脉冲宽度增量大于所述第二调谐算法利用的编程脉冲宽度增量。

18.根据权利要求15所述的方法，其中所述存储器单元是分裂2栅极闪存存储器单元。

19.根据权利要求15所述的方法，其中所述存储器单元是分裂3栅极闪存存储器单元。

20.根据权利要求15所述的方法，其中所述存储器单元是分裂4栅极闪存存储器单元。

21.根据权利要求15所述的方法，其中所述存储器单元在亚阈值区中操作。

22.根据权利要求15所述的方法，其中所述编程速度特性存储在非易失性存储器中。

23.根据权利要求15所述的方法，其中所述编程速度特性存储在表中，所述表包括具有所述编程速度特性的非易失性存储器单元的地址。

24.根据权利要求15所述的方法，其中所述编程速度特性存储在表中，所述表包括所述阵列中所述非易失性存储器单元中的每个的单个位。

25.根据权利要求23所述的方法，还包括：当非易失性存储器单元的所述编程速度特性改变时，更新所述表。

26.根据权利要求24所述的方法，还包括：当非易失性存储器单元的所述编程速度特性改变时，更新所述表。

27.根据权利要求15所述的方法，其中所述存储器单元以阵列排列，字线和源极线以水平方向排列，并且位线以竖直方向排列，其中所述位线作为电流输出神经元操作。

28.根据权利要求27所述的方法，其中所述电压输入被提供给所述控制栅极。

29.根据权利要求28所述的方法，其中流入二极管连接的调谐参考单元的输入电流用于提供所述电压输入。

30.根据权利要求29所述的方法，其中所述二极管连接的调谐参考单元用于所述阵列中的一行存储器单元。

31.根据权利要求15所述的方法，其中所述存储器单元以阵列排列，字线、源极线和控制栅极线以水平方向排列，并且擦除栅极线和位线以竖直方向排列，其中所述位线作为电流输出神经元操作。

32.根据权利要求15所述的方法，其中所述存储器单元以阵列排列，字线、源极线和擦除栅极线以水平方向排列，并且控制栅极线和位线被以竖直方向排列，其中所述源极线作为电流输出神经元操作。

33.根据权利要求15所述的方法，其中所述存储器单元以阵列排列，字线和源极线以水平方向排列，并且位线以竖直方向排列，其中所述位线作为电流输出神经元操作。

34.根据权利要求33所述的方法，其中所述电压输入是到所述字线的。

35.根据权利要求15所述的方法，其中所述存储器单元以阵列排列，源极线以水平方向排列，并且字线和位线以竖直方向安排，其中所述源极线作为电流输出神经元操作。

36.根据权利要求34所述的方法，其中流入二极管连接的调谐参考单元的输入电流用于提供所述电压输入。

37.根据权利要求36所述的方法，其中所述二极管连接的调谐参考单元用于一行。

38.一种用于编程非易失性模拟神经形态存储器单元的方法，所述方法包括：

39.根据权利要求38所述的方法，还包括：

40.根据权利要求38所述的方法，其中所述存储器单元是分裂2栅极闪存存储器单元。

41.根据权利要求38所述的方法，其中所述存储器单元是分裂3栅极闪存存储器单元。

42.根据权利要求38所述的方法，其中所述存储器单元是分裂4栅极闪存存储器单元。

43.根据权利要求38所述的方法，其中所述存储器单元在亚阈值区中操作。

44.一种神经网络设备，包括：

45.根据权利要求44所述的神经网络设备，其中所述第一多个突触被配置为接收所述第一多个输入作为所述多个第二线上的电压。

46.根据权利要求44所述的神经网络设备，其中所述第一多个突触被配置为接收所述第一多个输入作为所述多个第一线上的电压。

47.根据权利要求44所述的神经网络设备，其中针对所述多个存储器单元中的每一个，所述第一栅极包括向上延伸并在所述浮栅上方延伸的第二部分。

48.根据权利要求44所述的神经网络设备，还包括：

49.根据权利要求48所述的神经网络设备，还包括：

50.根据权利要求49所述的神经网络设备，其中所述第二多个突触被配置为接收所述第二多个输入作为所述多个第五线上的电压。

51.根据权利要求49所述的神经网络设备，其中所述第二多个突触被配置为接收所述第二多个输入作为所述多个第四线上的电压。

52.根据权利要求49所述的神经网络设备，其中针对所述多个第二存储器单元中的每一个，所述第二栅极包括向上延伸并在所述第二浮栅上方延伸的第二部分。

53.根据权利要求49所述的神经网络设备，还包括：

54.一种神经网络设备，包括：

55.根据权利要求54所述的神经网络设备，其中所述第一多个突触被配置为接收所述第一多个输入作为所述多个第一线上的电压。

56.根据权利要求54所述的神经网络设备，其中所述第一多个突触被配置为接收所述第一多个输入作为所述多个第二线上的电压。

57.根据权利要求54所述的神经网络设备，其中所述第一多个突触被配置为接收所述第一多个输入作为所述多个第三线上的电压。

58.根据权利要求54所述的神经网络设备，其中所述第一多个突触被配置为接收所述第一多个输入作为所述多个第四线上的电压。

59.根据权利要求54所述的神经网络设备，还包括：

60.根据权利要求59所述的神经网络设备，还包括：

61.根据权利要求60所述的神经网络设备，其中所述第二多个突触被配置为接收所述第二多个输入作为所述多个第六线上的电压。

62.根据权利要求60所述的神经网络设备，其中所述第二多个突触被配置为接收所述第二多个输入作为所述多个第七线上的电压。

63.根据权利要求60所述的神经网络设备，其中所述第二多个突触被配置为接收所述第二多个输入作为所述多个第八线上的电压。

64.根据权利要求60所述的神经网络设备，其中所述第二多个突触被配置为接收所述第二多个输入作为所述多个第九线上的电压。

65.根据权利要求60所述的神经网络设备，还包括：

技术总结本发明公开了一种利用模拟神经形态存储器的人工神经网络设备，该人工神经网络设备包括一个或多个非易失性存储器阵列。实施方案包括改进的机制和算法，其用于调谐非易失性存储器阵列，使得存储器单元的浮栅可以被快速和准确地注入所需量的电荷，以表示由人工神经网络用作权重的模拟值。技术研发人员：H·V·特兰,V·蒂瓦里,N·多,S·莱姆克,S·哈里哈兰,S·洪受保护的技术使用者：硅存储技术股份有限公司技术研发日：技术公布日：2024/1/15