铁电存储器和终端的制作方法

本技术涉及存储，尤其涉及一种铁电存储器和终端。

背景技术：

1、铁电存储器是一种新型的非易失性存储器技术，由于其具有高速读写、高密度存储、低功耗和抗辐射等优势，有潜力替代目前市场上的相关存储器件。

2、铁电存储器包括多个铁电存储单元，从多个铁电存储单元读出的信号经过多路选通器后，可以输入至比较器，以利用比较器识别读出的信号为“1”或“0”。

3、然而，由于多个铁电存储单元均与同一个多路选通器电连接，且多个铁电存储单元同时读取信号，因此，一方面，可能存在部分铁电存储单元与多路选通器距离较远，导致用于传输读出信号的位线的长度过长，影响读出的信号的强度；一方面，将导致相邻铁电存储单元读出的信号之间相互耦合，影响识别结果；一方面，从多个铁电存储单元读出的信号依次输入至多路选通器，多路选通器和比较器需要重复多次才能将多个铁电存储单元的信号读完，导致读取速度变慢，且靠后面读取的信号变弱。

技术实现思路

1、本技术提供一种铁电存储器和终端，可以提高读取阶段读取信号的强度和读取效率，减小铁电存储器所占的版图面积。

2、第一方面，本技术提供一种铁电存储器，该铁电存储器包括多根位线、第i板线、多路选通器、比较器、以及多个铁电存储单元；多个铁电存储单元划分为至少一组铁电存储阵列，每组铁电存储阵列包括m列阵列排布的铁电存储单元，铁电存储单元包括一个铁电电容和一个第一晶体管。在铁电存储阵列的任意一行，第m*n+i列铁电存储单元的铁电电容与第i板线电连接；在读取阶段，第i板线中的每根板线分时向铁电存储单元输入高电平。其中，m为大于或等于2的整数，n为大于或等于0的整数，i为小于或等于m的正整数。多个铁电存储单元中，每列铁电存储单元的第一晶体管与一根位线电连接，与一组铁电存储阵列电连接的m根位线与同一多路选通器电连接。每个比较器的一个输入端与一个多路选通器的输出端电连接，另一个输入端用于接收参考电压。

3、例如，m＝2。在任意一行，奇数列铁电存储单元的铁电电容与第i板线中的第一板线电连接，偶数列铁电存储单元的铁电电容与第i板线中的第二板线电连接。与每相邻两列铁电存储单元电连接的两根位线与同一多路选通器电连接。

4、一方面，基于比较器的尺寸，连续的两列相邻的铁电存储单元可以与比较器正对设置，从而避免与部分铁电存储单元电连接的位线沿行方向延长才能与比较器电连接，以避免因位线变长，导致位线电容的电容值也会大幅增大，影响读取信号的强度。

5、一方面，虽然一组铁电存储阵列中的相邻两列铁电存储单元可以将读取信号发送至同一多路选通器中，但由于一个铁电存储阵列中的相邻两列铁电存储单元分时读取读取信号，因此，并不存在多个铁电存储单同时通过多根位线向同一个多路选通器发送读取信号的情况，进而多根位线也无需按顺序依次向多路选通器传输读取信号，可以避免读取信号在等待传输至多路选通器的过程中流失，导致比较器最终接收的读取信号变弱，还可以缩短读取阶段的总时间，提高读取效率。

6、一方面，由于每相邻两列奇数列铁电存储单元之间，总是间隔有一列偶数列铁电存储单元；每相邻两列偶数列铁电存储单元之间，总是间隔有一列奇数列铁电存储单元。因此，可以避免在读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题，从而影响读取信号的强度。在此基础上，在读取奇数列的阶段，还可以向与偶数列铁电存储单元电连接的位线提供低电平，使与偶数列铁电存储单元电连接的位线处于屏蔽状态，以屏蔽其两侧与奇数列铁电存储单元电连接的位线之间的耦合，从而进一步解决上述耦合问题。同理，在读取偶数列的阶段，还可以向与奇数列铁电存储单元电连接的位线提供低电平。

7、同时，由于读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题得以解决，因此，无需通过大面积的铁电电容，来降低耦合导致的读取信号干扰的问题，从而可以减小铁电电容的版图面积，乃至铁电存储器的版图面积。

8、又例如，m＝4。在任意一行，第m*n+1列铁电存储单元的铁电电容与第i板线中的第一板线电连接，第m*n+2列铁电存储单元的铁电电容与第i板线中的第二板线电连接，第m*n+3列铁电存储单元的铁电电容与第i板线中的第三板线电连接，第m*n+4列铁电存储单元的铁电电容与第i板线中的第四板线电连接。与每相邻四列铁电存储单元电连接的四根位线与同一多路选通器电连接。

9、一方面，基于比较器的尺寸，连续的四列相邻的铁电存储单元可以与比较器正对设置，从而避免与部分铁电存储单元电连接的位线沿行方向延长才能与比较器电连接，以避免因位线变长，导致位线电容的电容值也会大幅增大，影响读取信号的强度。

10、一方面，虽然一组铁电存储阵列中的相邻四列铁电存储单元可以将读取信号发送至同一多路选通器中，但由于一个铁电存储阵列中的相邻四列铁电存储到那元分时读取读取信号，因此，并不存在多个铁电存储单元同时通过多根位线向同一个多路选通器发送读取信号的情况，进而多根位线也无需按顺序依次向多路选通器传输读取信号，可以避免读取信号在等待传输至多路选通器的过程中流失，导致比较器最终接收的读取信号变弱，还可以缩短读取阶段的总时间，提高读取效率。

11、一方面，由于每两列同时读取读取信号的铁电存储单元之间，还间隔有三列铁电存储单元。因此，可以避免在读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题，从而影响读取信号的强度。在此基础上，在读取第m*n+1列的阶段，还可以向与第m*n+2列、第m*n+3列、第m*n+4列铁电存储单元电连接的位线提供低电平，使与第m*n+2列、第m*n+3列、第m*n+4列铁电存储单元电连接的位线处于屏蔽状态，以屏蔽其两侧与第m*n+1列铁电存储单元电连接的位线之间的耦合，从而进一步解决上述耦合问题。同理，在读取第m*n+2列、或第m*n+3列、或第m*n+4列的阶段，还可以向与其他列铁电存储单元电连接的位线提供低电平。

12、同时，由于读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题得以解决，因此，无需通过大面积的铁电电容，来降低耦合导致的读取信号干扰的问题，从而可以减小铁电电容的版图面积，乃至铁电存储器的版图面积。

13、在一些可能实现的方式中，铁电存储器还包括多根字线。多个铁电存储单元中，沿行方向，一行铁电存储单元中第一晶体管的栅极与同一根字线电连接。这样一来，第i列铁电存储单元中的第一晶体管，以及与第i板线电连接的第二晶体管可以同时导通，无需额外增加驱动第二晶体管导通的导线。

14、在一些可能实现的方式中，铁电存储器还包括第i板线选通器。第i板线选通器与第i板线电连接，用于在读取阶段，向第i板线发送高电平。

15、具体的，第i板线选通器包括第二晶体管，第一晶体管和第二晶体管均为n型晶体管或均为p型晶体管。第i板线选通器中第二晶体管的栅极，和与第i板线电连接的字线电连接。在读取第m*n+i列铁电存储单元的读取信号时，第i板线选通器中第二晶体管的源极向第i板线输入高电平，其他第二晶体管的源极接收的电压为0v。从而在读取第m*n+i列铁电存储单元的阶段，只有第i板线选通器的第二晶体管通过第i板线向第m*n+i列铁电存储单元输入高电平，以读取读取信号。

16、例如，在读取第m*n+1列铁电存储单元的阶段，只有第一板线选通器的第二晶体管通过第一板线pl1向第m*n+1列铁电存储单元10输入高电平，以读取读取信号。其他板线选通器的第二晶体管通过其他板线向除了第m*n+1列铁电存储单元以外的铁电存储单元输入0v，这样一来，除了第m*n+1列铁电存储单元以外的铁电存储单元暂时无需读取信号。

17、第二方面，本技术提供一种铁电存储器，该铁电存储器包括多根位线、第i板线、第一多路选通器、第二多路选通器、比较器、以及多个铁电存储单元；多个铁电存储单元划分为至少一组铁电存储阵列，每组铁电存储阵列包括m列阵列排布的铁电存储单元，铁电存储单元包括第一铁电存储单元和第二铁电存储单元，第一铁电存储单元和第二铁电存储单元均包括一个铁电电容和一个第一晶体管；

18、在铁电存储阵列的任意一行，第m*n+i列铁电存储单元的铁电电容与第i板线电连接；在读取阶段，第i板线中的每根板线分时向铁电存储单元输入高电平；其中，m为大于或等于2的整数，n为大于或等于0的整数，i为小于或等于m的正整数；

19、多个铁电存储单元中，每列第一存储单元和每列第二存储单元均与一根位线电连接；与每相邻m列第一铁电存储单元电连接的m根位线和第一多路选通器电连接，与每相邻m列第二铁电存储单元电连接的m根位线和第二多路选通器电连接；与同一铁电存储单元的第一铁电存储单元和第二铁电存储单元电连接的第一多路选通器和第二多路选通器的输出端，与同一比较器的输入端电连接。

20、例如，m＝2；在任意一行，奇数列铁电存储单元的铁电电容与第i板线中的第一板线电连接，偶数列铁电存储单元的铁电电容与第i板线中的第二板线电连接。与每相邻两列第一铁电存储单元电连接的两根位线与第一多路选通器电连接，与每相邻两列第二铁电存储单元电连接的两根位线与第二多路选通器电连接。

21、一方面，基于比较器的尺寸，连续的两列相邻的铁电存储单元可以与比较器正对设置，从而避免与部分铁电存储单元电连接的位线沿行方向延长才能与多路选通器电连接，以避免因位线bl变长，导致位线电容的电容值也会大幅增大，影响读取信号的强度。

22、一方面，虽然一组铁电存储阵列中的两列第一铁电存储单元可以将读取信号发送至同一第一多路选通器中，一组铁电存储阵列中的两列第二铁电存储单元可以将读取信号发送至同一第二多路选通器中，但由于一个铁电存储阵列中的相邻两列铁电存储单元分时读取读取信号，因此，并不存在多个铁电存储单元同时通过多根位线向同一个第一多路选通器或同一个第二多路选通器发送读取信号的情况，进而多根位线也无需按顺序依次向第一多路选通器或同一个第二多路选通器传输读取信号，可以避免读取信号在等待传输至第一多路选通器或同一个第二多路选通器的过程中流失，导致比较器最终接收的读取信号变弱，还可以缩短读取阶段的总时间，提高读取效率。

23、一方面，由于每相邻两列奇数列铁电存储单元之间，总是间隔有一列偶数列铁电存储单元；每相邻两列偶数列铁电存储单元之间，总是间隔有一列奇数列铁电存储单元。因此，可以避免在读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题，从而影响读取信号的强度。在此基础上，在读取奇数列的阶段，还可以向与偶数列铁电存储单元电连接的位线提供低电平，使与偶数列铁电存储单元电连接的位线处于屏蔽状态，以屏蔽其两侧与奇数列铁电存储单元电连接的位线之间的耦合，从而进一步解决上述耦合问题。同理，在读取偶数列的阶段，还可以向与奇数列铁电存储单元电连接的位线提供低电平。

24、同时，由于读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题得以解决，因此，无需通过大面积的铁电电容，来降低耦合导致的读取信号干扰的问题，从而可以减小铁电电容的版图面积，乃至铁电存储器的版图面积。

25、在一些可能实现的方式中，铁电存储器还包括多根字线。多个铁电存储单元中，沿行方向，一行铁电存储单元中第一晶体管的栅极与同一根字线电连接。这样一来，第i列铁电存储单元中的第一晶体管，以及与第i板线电连接的第二晶体管可以同时导通，无需额外增加驱动第二晶体管导通的导线。

26、在一些可能实现的方式中，铁电存储器还包括第i板线选通器。第i板线选通器与第i板线电连接，用于在读取阶段，向第i板线发送高电平。本技术可以利用第i板线选通器

27、具体的，第i板线选通器包括第二晶体管，第一晶体管和第二晶体管均为n型晶体管或均为p型晶体管。第i板线选通器中第二晶体管的栅极，和与第i板线电连接的字线电连接；在读取第m*n+i列铁电存储单元的数据时，第i板线选通器中第二晶体管的源极向第i板线输入高电平，其他第二晶体管的源极接收的电压为0v。从而在读取第m*n+i列铁电存储单元的阶段，只有第i板线选通器的第二晶体管通过第i板线向第m*n+i列铁电存储单元输入高电平，以读取读取信号。

28、例如，在读取第m*n+1列铁电存储单元的阶段，只有第一板线选通器的第二晶体管通过第一板线pl1向第m*n+1列铁电存储单元10输入高电平，以读取读取信号。其他板线选通器的第二晶体管通过其他板线向除了第m*n+1列铁电存储单元以外的铁电存储单元输入0v，这样一来，除了第m*n+1列铁电存储单元以外的铁电存储单元暂时无需读取信号。

29、第三方面，本技术提供一种终端，该终端包括电路板和第一方面或者第二方面所述的铁电存储器，所述铁电存储器设置于所述电路板上。

30、第三方面以及第三方面的任意一种实现方式分别与第一方面、第二方面、以及第一方面和第二方面的任意一种实现方式相对应。第三方面以及第三方面的任意一种实现方式所对应的技术效果可参见上述第一方面、第二方面、以及以及第一方面和第二方面的任意一种实现方式所对应的技术效果，此处不再赘述。