延迟锁相环、延迟锁定方法、时钟同步电路和存储器与流程

本公开涉及半导体存储器，尤其涉及一种延迟锁相环、延迟锁定方法、时钟同步电路和存储器。

背景技术：

1、在动态随机存取存储器(dynamic random access memory，dram)中，延迟锁相环需要对四相位时钟信号(即4个相位依次相差90度的时钟信号)进行相位同步和锁定，以便后续产生数据时钟信号，且数据时钟信号用于数据信号dq的采样处理。换句话说，延迟锁相环中至少需要设置4条主要的可调延迟线。以实现对四相位时钟信号的校准，不仅增加电路的制造成本，而且功耗较高。

技术实现思路

1、本公开提供了一种延迟锁相环、延迟锁定方法、时钟同步电路和存储器，该延迟锁相环减少了可调延迟线的数量，在保证信号质量的前提下，能够减少电路面积且降低功耗。

2、本公开的技术方案是这样实现的：

3、第一方面，本公开实施例提供了一种延迟锁相环，所述延迟锁相环包括：

4、分频模块，配置为接收输入时钟信号，对所述输入时钟信号进行分频处理，输出中间时钟信号；其中，所述中间时钟信号的时钟周期是所述输入时钟信号的时钟周期的2倍；

5、第一可调延迟线，配置为接收所述中间时钟信号，对所述中间时钟信号进行调整及传输，输出同步时钟信号；

6、延迟模块，配置为接收所述输入时钟信号，对所述输入时钟信号进行延迟传输处理，输出采样时钟信号；

7、锁存模块，配置为接收所述采样时钟信号和所述同步时钟信号，基于所述采样时钟信号对所述同步时钟信号进行锁存处理，输出一组目标时钟信号；

8、其中，在所述一组目标时钟信号中，相邻的两个目标时钟信号之间的相位差为预设值。

9、在一些实施例中，所述预设值为90度；所述一组目标时钟信号包括第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号；其中，所述第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号的时钟周期均是所述输入时钟信号的时钟周期的2倍，且所述第一目标时钟信号与所述同步时钟信号的相位相同。

10、在一些实施例中，所述采样时钟信号包括第一采样时钟信号和第二采样时钟信号，且所述第一采样时钟信号和所述第二采样时钟信号的相位相反；所述第一采样时钟信号的时钟周期与所述输入时钟信号的时钟周期相同，所述第一采样时钟信号的一部分上升沿与所述同步时钟信号的上升沿对齐，且所述第一采样时钟信号的另一部分上升沿与所述同步时钟信号的下降沿对齐。

11、在一些实施例中，所述延迟模块包括可调延迟链路和反相器；其中，所述可调延迟链路，配置为接收所述输入时钟信号和调节信号，基于所述调节信号对所述输入时钟信号进行延迟传输处理，输出所述第一采样时钟信号；所述反相器，配置为接收所述第一采样时钟信号，输出所述第二采样时钟信号。

12、在一些实施例中，所述锁存模块，具体配置为

13、利用所述第一采样时钟信号对所述同步时钟信号进行锁存处理，输出待处理时钟信号；利用所述第二采样时钟信号对所述待处理时钟信号进行锁存处理，输出第二目标时钟信号；利用所述第一采样时钟信号对所述第二目标时钟信号进行锁存处理，输出第三目标时钟信号；利用所述第二采样时钟信号对所述第三目标时钟信号进行锁存处理，输出所述第四目标时钟信号；利用所述第一采样时钟信号对所述第四目标时钟信号进行锁存处理，输出所述第一目标时钟信号。

14、在一些实施例中，所述锁存模块包括第一锁存器、第二锁存器、第三锁存器、第四锁存器和第五锁存器；其中，所述第一锁存器的输入端接收所述同步时钟信号，所述第一锁存器的时钟端接收所述第一采样时钟信号，所述第一锁存器的输出端输出所述待处理时钟信号；所述第二锁存器的输入端接收所述待处理时钟信号，所述第二锁存器的时钟端接收所述第二采样时钟信号，所述第二锁存器的输出端输出所述第二目标时钟信号；所述第三锁存器的输入端接收所述第二目标时钟信号，所述第三锁存器的时钟端接收所述第一采样时钟信号，所述第三锁存器的输出端输出所述第三目标时钟信号；所述第四锁存器的输入端接收所述第三目标时钟信号，所述第四锁存器的时钟端接收所述第二采样时钟信号，所述第四锁存器的输出端输出所述第四目标时钟信号；所述第五锁存器的输入端接收所述第四目标时钟信号，所述第五锁存器的时钟端接收所述第一采样时钟信号，所述第五锁存器的输出端输出所述第一目标时钟信号。

15、在一些实施例中，所述延迟锁相环还包括接收模块；其中，所述接收模块，配置为从外部接收初始时钟信号，基于所述初始时钟信号，输出所述输入时钟信号；其中，所述初始时钟信号和所述输入时钟信号的时钟周期相同。

16、在一些实施例中，所述延迟锁相环还包括控制模块；其中，所述控制模块，配置为产生延迟线控制信号；所述第一可调延迟线，具体配置为接收所述延迟线控制信号和所述中间时钟信号，基于所述延迟线控制信号对所述中间时钟信号进行调整及传输，输出所述同步时钟信号。

17、在一些实施例中，所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号在经过对应的信号传输路径后用于数据采样处理；所述控制模块包括：

18、反馈模块，配置为接收所述中间时钟信号，输出模拟时钟信号，且所述模拟时钟信号用于模拟所述第一目标时钟信号经过所述信号传输路径后的波形；检测模块，配置为接收所述中间时钟信号和所述模拟时钟信号，对所述中间时钟信号和所述模拟时钟信号进行相位检测，输出相位检测信号；调参模块，配置为接收所述相位检测信号，基于所述相位检测信号，输出所述延迟线控制信号。

19、在一些实施例中，所述反馈模块包括：第二可调延迟线，配置为接收所述第一目标时钟信号和所述延迟线控制信号，基于所述延迟线控制信号对所述第一目标时钟信号进行调整及传输，输出复制时钟信号；其中，所述第二可调延迟线与所述第一可调延迟线的结构相同，所述复制时钟信号用于模拟所述第一目标时钟信号的波形；复制延迟模块，配置为接收所述复制时钟信号，对所述复制时钟信号进行延迟处理，输出模拟时钟信号；其中，所述复制延迟模块至少用于模拟所述信号传输路径的延时。

20、第二方面，本公开实施例提供了一种延迟锁定方法，所述方法包括：

21、接收输入时钟信号，对所述输入时钟信号进行分频处理，得到中间时钟信号；其中，所述中间时钟信号的时钟周期是所述输入时钟信号的时钟周期的2倍；

22、通过第一可调延迟线对所述中间时钟信号进行调整及传输，得到同步时钟信号；以及，对所述输入时钟信号进行延迟传输处理，得到采样时钟信号；

23、基于所述采样时钟信号对所述同步时钟信号进行锁存处理，得到一组目标时钟信号；其中，在所述一组目标时钟信号中，相邻的两个目标时钟信号之间的相位差为预设值。

24、第三方面，本公开实施例提供了一种时钟同步电路，所述时钟同步电路包括如第一方面所述的延迟锁相环和数据选择模块，且所述延迟锁相环和数据选择模块之间设置信号传输路径；其中，

25、所述延迟锁相环，配置为从外部接收初始时钟信号，产生输入时钟信号；并基于所述输入时钟信号，输出一组目标时钟信号；其中，相邻的两个目标时钟信号之间的相位差为预设值；

26、所述数据选择模块，配置为通过所述信号传输路径接收所述一组目标时钟信号，并利用所述一组目标时钟信号对数据信号进行采样及选择输出，输出目标数据信号。

27、第四方面，本公开实施例提供了一种存储器，所述存储器至少包括如第三方面所述的时钟同步电路。

28、在一些实施例中，所述存储器符合ddr5规范。

29、本公开实施例提供了一种延迟锁相环、延迟锁定方法、时钟同步电路和存储器，该延迟锁相环包括：分频模块，配置为接收输入时钟信号，对输入时钟信号进行分频处理，输出中间时钟信号；其中，中间时钟信号的时钟周期是输入时钟信号的时钟周期的2倍；第一可调延迟线，配置为接收中间时钟信号，对中间时钟信号进行调整及传输，输出同步时钟信号；延迟模块，配置为接收输入时钟信号，对输入时钟信号进行延迟传输处理，输出采样时钟信号；锁存模块，配置为接收采样时钟信号和同步时钟信号，基于采样时钟信号对同步时钟信号进行锁存处理，输出一组目标时钟信号；其中，在一组目标时钟信号中，相邻的两个目标时钟信号之间的相位差为预设值。这样，本公开实施例提供的延迟锁相环减少了可调延迟线的数量，不仅减小了电路面积，而且降低电路功耗。