延迟锁相环电路系统及存储装置的制作方法

本发明涉及延迟锁相环，特别涉及一种延迟锁相环电路系统及存储装置。

背景技术：

1、随着电子技术的发展，ddr(double data rate，双倍速率)sdram(synchronousdynamic random-access memory，同步动态随机存取内存)的工作频率越来越高，为了降低ddr sdram的功耗，在读写完成后，ddr sdram会进入低功耗模式，以减少不必要的功耗。

2、而且ddr sdram在需要读写数据时，一般会使用dll(delay locked loop，延迟锁相环)电路来将其内部时钟信号与外部时钟信号对齐(即相位锁定)，以保证读写数据正确。dll电路一直处于工作状态会产生大量功耗，因此在ddr sdram进入低功耗模式时，dll电路中的dll控制器也会停止工作，以降低功耗。

3、但是，由于ddr sdram进入低功耗模式后，dll电路的电源电压会有比较大变化，因此导致在ddr sdram退出低功耗模式后很快需要读写数据的情况下出现读写错误读的问题。

技术实现思路

1、本发明的目的在于提供一种延迟锁相环电路系统及存储装置，能够解决在存储装置退出低功耗模式后很快需要读写数据的情况下出现读写错误读的问题。

2、为实现上述目的，本发明提供一种延迟锁相环电路系统，其包括：

3、dll电路，用于接收外部时钟信号并产生相对所述外部时钟信号延迟的内部时钟信号，且将所述内部时钟信号与所述外部时钟信号进行相位锁定；

4、计时单元，耦接所述dll电路的使能端，用于在所述延迟锁相环电路系统外部输入的低功耗模式进入信号来到后被使能，并进一步根据所述低功耗模式进入信号和预设的计时条件产生dll使能信号以使能所述dll电路，使所述dll电路重新对所述内部时钟信号与所述外部时钟信号进行相位锁定。

5、可选地，所述延迟锁相环电路系统设置于存储装置，所述计时单元用于所述存储装置处于低功耗模式下时控制所述dll电路的使能。

6、可选地，当所述存储装置接收低功耗模式进入指令时，进入所述低功耗模式，其中所述低功耗模式包括所述存储装置的自刷新模式或休眠模式。

7、可选地，所述延迟锁相环电路系统设置于存储装置中，所述存储装置更包括：

8、模式寄存器，用于设定所述存储装置进入低功耗模式的条件；

9、控制电路，用于当接收到低功耗模式进入指令且时钟使能信号去除使能时，所述控制电路根据所述模式寄存器中设定的条件使能所述低功耗模式进入信号；

10、其中，所述低功耗模式进入指令和所述时钟使能信号来自存储控制器，所述存储控制器设置于所述存储装置外部。

11、可选地，所述预设的计时条件为一计数阈值，所述计时单元用于在低功耗模式进入信号来到后开始计数且在计数达到所述计数阈值时，产生所述dll使能信号以使能所述dll电路。

12、可选地，所述预设的计时条件为一计数阈值，所述计时单元用于在所述低功耗模式进入信号来到后开始计数并持续使能所述dll使能信号以使能所述dll电路，直至计数达到所述计数阈值时停止使能所述dll电路。

13、可选地，所述计数阈值取决于所述dll电路的电源电压稳定时间。

14、可选地，所述预设的计时条件为预设的计数占空比，所述计时单元用于在低功耗模式进入信号来到后，输出具有所述预设的计数占空比的所述dll使能信号，来间断性地使能所述dll电路，直至所述低功耗模式进入信号去除使能。

15、可选地，所述预设的计数占空比取决于以下参数中的至少一种：所述dll电路的电源电压的变化量，因所述延迟锁相环电路系统所在的存储装置进入低功耗模式而造成的内部时钟信号和外部时钟信号之间的偏差值，所述dll电路的单次校准时间，以及，所述计时单元使能所述dll电路的单个系统时钟的宽度。

16、可选地，所述dll电路包括：

17、dll延迟链，用于对所述外部时钟信号进行延迟后输出；

18、时钟缓冲电路，耦接所述dll延迟链，并将所述dll延迟链输出的时钟信号输出为所述内部时钟信号；

19、复制时钟缓冲电路，耦接所述dll延迟链，并用于根据所述dll延迟链输出的时钟信号产生反馈时钟信号；

20、dll鉴相器，耦接所述复制时钟缓冲电路，并用于比较所述外部时钟信号和所述反馈时钟信号之间的相位差；

21、dll控制器，耦接所述dll鉴相器和所述dll延迟链，并用于根据所述dll鉴相器的比较结果调整所述dll延迟链的延迟，以调整所述内部时钟信号与所述外部时钟信号的相位差；

22、其中，所述计时单元耦接所述dll鉴相器、所述dll控制器以及所述复制时钟缓冲电路。

23、可选地，当所述dll电路被使能以完成所述内部时钟信号与所述外部时钟信号的相位锁定后，所述dll控制器输出dll锁定信号，以将所述dll使能信号去除使能。

24、可选地，所述dll控制器具有dll状态机，所述dll状态机耦接所述dll鉴相器和所述dll延迟链，并根据所述dll鉴相器的输出来调整所述dll延迟链的延迟，进而调整所述内部时钟信号的上升沿的相位，并当判断到所述内部时钟信号的上升沿来回穿越所述外部时钟信号的上升沿的次数达到第一次数阈值时，锁定所述dll延迟链的延迟，以将所述内部时钟信号和所述外部时钟信号进行相位锁定。

25、可选地，所述第一次数阈值小于所述dll电路正常工作时锁定所述dll延迟链的延迟的判断阈值。

26、可选地，所述dll电路还包括占空比矫正电路，所述占空比矫正电路的一输入端接入所述外部时钟信号，所述占空比矫正电路的另一输入端耦接所述复制时钟缓冲电路的输出端，所述占空比矫正电路的输出端耦接所述dll延迟链的输入端；所述占空比矫正电路用于根据所述反馈时钟信号调整所述内部时钟信号的占空比，直至所述内部时钟信号的占空比达到预设值。

27、可选地，所述占空比矫正电路包括：

28、占空比检测电路，输入端耦接所述复制时钟缓冲电路的输出端，用于检测所述反馈时钟信号的占空比；

29、dcc控制器，耦接所述占空比检测电路的输出端，用于根据所述占空比检测电路的检测结果产生占空比控制信号；

30、dcc调整电路，耦接所述dcc控制器和所述dll延迟链，用于接入所述外部时钟信号并产生相应的输入时钟信号提供至所述dll延迟链，且在所述占空比控制信号的控制下，调整所产生的输入时钟信号的占空比，直至所述内部时钟信号的占空比达到所述预设值。

31、可选地，所述dcc控制器具有dcc状态机，所述dcc状态机耦接所述占空比检测电路和所述dcc调整电路，并用于根据所述占空比检测电路的输出来控制所述dcc调整电路调整所述输入时钟信号的占空比，以调整所述内部时钟信号的占空比，并当判断到所述内部时钟信号的占空比来回穿越所述预设值的次数达到第二次数阈值时，判定所述内部时钟信号的占空比达到所述预设值。

32、可选地，所述第二次数阈值小于所述dll电路正常工作时判定所述占空比一致的判断阈值。

33、可选地，所述的延迟锁相环电路系统还包括ldo电路，所述ldo电路分别耦接所述计时单元和所述dll电路，以向所述计时单元和所述dll电路提供电源电压，在低功耗模式下，所述ldo电路的负载变化使得所述电源电压变化。

34、基于同一发明构思，本发明还提供一种存储装置，其包括本发明所述的延迟锁相环电路系统，所述延迟锁相环电路系统产生的内部时钟信号为所述存储装置的数据选取脉冲信号，所述延迟锁相环电路系统中的所述dll电路将所述存储装置的外部时钟信号与所述数据选取脉冲信号进行相位锁定。

35、与现有技术相比，本发明的技术方案至少具有以下有益效果之一：

36、1、在低功耗模式进入信号(power down信号)来到后，计时单元被使能，并根据该低功耗模式进入信号和预设的计时条件产生dll使能信号以使能dll电路，由此，即使该dll电路所在的存储装置处于低功耗模式中，dll电路也能重新将外部时钟信号和内部时钟信号进行相位锁定，避免了因存储装置进入低功耗模式而使得dll电路的电源电压变化，进而导致内部时钟信号偏移，dll电路失锁，无法对齐内部时钟信号与外部时钟信号的问题。

37、2、能够避免在存储装置退出低功耗模式后很快读写数据的情况下所出现读写错误读的问题。

38、3、相对现有技术中采用电压检测电路来检测dll电路的电源电压的变化的方案，本发明的技术方案，结构简单，占用电路面积较低，改进成本和功耗低，易于实施。