存储器电路和对存储器单元执行写入操作的方法与流程

本发明涉及存储器，尤其涉及一种存储器电路和对存储器单元执行写入操作的方法。

背景技术：

1、sram(static random access memory，静态随机存取存储器)是一种常用于数字电路中的存储器，其性能会受到诸如dvfs(dynamic voltage and frequency scaling，动态电压和频率缩放)和双轨(dual-rail)配置的电源管理技术的影响。由于电压和频率的变化，dvfs会导致泄漏电流增加和时序(timing)变化，从而影响sram性能。这会导致存储器稳定性降低和可靠性差，可能导致数据损坏或丢失。

2、类似地，由于电源系统的复杂性增加，双轨配置也会影响sram性能。在较低的电压下，sram可能对噪声和时序变化更加敏感，这可能会给准确地写入数据带来挑战。写入操作(write operation)也可能变得更耗时并且需要更多功率，从而导致写入延迟增加和写入速度降低。

3、为了在较低电压下对sram执行写入操作的鲁棒性(robustness)，应该优化在sram上执行写入操作的设备。

技术实现思路

1、为解决上述问题，本发明提供了存储器电路和对存储器单元执行写入操作的方法。由于如本发明提供的对所选择的存储器单元执行差分写入方案，因此可以同时提高对外围电压较低的存储器单元进行写入操作的鲁棒性和速度。

2、根据本发明的第一方面，公开一种存储器电路，包括：

3、存储器单元；

4、一对比特线，耦接至该存储器单元；

5、预充电电路，耦接于该一对比特线之间，其中该预充电电路被配置为将每条比特线预充电至接近第一电源电压以开始写入操作；

6、多任务器，用于在该写入操作期间和在该预充电电路断开后选择该一对比特线中的哪一个为被驱动到低逻辑位准的零比特线；以及

7、上拉电路，耦接至该一对比特线，其中在该写入操作开始后，该上拉电路被配置为选择该一对比特线中的哪一个是被驱动到高逻辑位准的非零比特线。

8、进一步的，该存储器单元被提供有第二电源电压，其中该第二电源电压等于或超过该第一电源电压。使用本发明的方案，以便在较低的外围电压vper下存储器电路仍然可以正常的进行写入操作。

9、进一步的，该上拉电路根据输入数据(或者输入数据和选择信号)将该非零比特线充电至该第一电源电压。从而准备进行写入操作。

10、进一步的，该多任务器还包括：

11、一对传输晶体管，其中该对传输晶体管中的每一个耦接到该对比特线中不同的一个，其中该对传输晶体管在该写入操作期间，根据输入数据将零比特线耦接至地来选择该对比特线中的零比特线。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地以实现比特转换，从而成功的完成写入。在本发明中，可以根据选择信号(或选择信号和输入数据)将零比特线耦接至地来选择该对比特线中的零比特线。

12、进一步的，该上拉电路还包括：

13、第一堆叠上拉晶体管；以及

14、第二堆叠上拉晶体管；

15、其中该第一堆叠上拉晶体管与该第二堆叠上拉晶体管中的每一个耦接至该对比特线中不同的一个；

16、其中，在该写入操作开始之后，该第一堆叠上拉晶体管和该第二堆叠上拉晶体管通过根据该输入资料将非零比特线充电至该第一电源电压来选择该对比特线中的非零比特线。从而在写入操作期间的比特转换期间，可以将该对比特线中的非零比特线充电至该第一电源电压以实现比特转换，从而成功的完成写入。在本发明中，可以根据选择信号(或选择信号和输入数据)将非零比特线充电至该第一电源电压来选择该对比特线中的非零比特线。

17、进一步的，还包括：

18、写入驱动器，包括：

19、第一逻辑闸，对该输入数据与选择信号进行第一逻辑运算，以产生零比特信号，以导通该对传输晶体管中对应的一个，以将该零比特线耦接至地；以及

20、第二逻辑闸，对该输入数据(或反相输入数据)与该选择信号进行第二逻辑运算，以产生非零比特信号，以导通对应的该第一堆叠上拉晶体管或该第二堆叠上拉晶体管，以将该非零比特线充电到第一电源电压。从而使得可以根据选择信号及输入数据(或反相输入数据)来控制一对比特线中的一个接地，以及另一个充电到第一电源电压。

21、进一步的，该第一堆叠上拉晶体管包括：

22、第一晶体管，耦接至该第一电源电压并由该非零比特信号控制；以及

23、第二晶体管，耦接于该第一晶体管与该非零比特线之间，并由该零比特信号控制；

24、其中该第二堆叠上拉晶体管包括：

25、第三晶体管，耦接至该第一电源电压，并由该零比特信号控制；以及

26、第四晶体管，耦接于该第三晶体管与该零比特线之间，并由该非零比特信号控制；

27、其中该第一晶体管与该第二晶体管导通以驱动该非零比特线至高逻辑位准；

28、其中，该第三晶体管基于该零比特信号而截止。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地，可以将该对比特线中的非零比特线充电至该第一电源电压，以实现比特转换，从而成功的完成写入。

29、进一步的，该一对传输晶体管基于该零比特信号选择耦接到该地的该零比特线。从而根据写入比特线或反相写入位比特的逻辑位准(或电平)来确定一对比特线中哪一个接地，哪一个连接至第一电源电压。零比特信号和非零比特信号在写入操作期间的逻辑电平转换期间，可以是互为反相的，如同写入比特线与反相写入比特线在在写入操作期间的逻辑电平转换期间，可以是互为反相的。

30、进一步的，还包括：

31、负升压电路，耦接在该多任务器与该地之间；

32、其中，当该负升压电路导通时，该负升压电路将该多任务器耦接至该地；

33、其中，当该负升压电路截止时，该负升压电路提供负电压至该多任务器。从而进一步成功进行写入操作。

34、进一步的，还包括：

35、写入驱动器，通过该多任务器耦接到该对比特线，用于将该零比特线驱动为低逻辑位准以及将该非零比特线驱动为高逻辑位准。

36、进一步的，该多任务器还包括：

37、一对传输晶体管，其中该对传输晶体管中的每一个耦接至该对比特线中不同的一个；

38、其中，当该存储器单元被选择时，该对传输晶体管导通，使得该写入驱动器耦接至该对比特线。

39、进一步的，该上拉电路还包括：

40、一对上拉晶体管，其中该对上拉晶体管中的每一个耦接至该一对比特线中不同的一个；以及

41、一对交叉上拉晶体管，其中该对交叉上拉晶体管中的每一个耦接至该对比特线中不同的一个；

42、其中该对上拉晶体管中的一个被配置为基于该零比特信号将该非零比特线充电至该第一电源电压并且该一对上拉晶体管中的另一个被截止；

43、其中，该对交叉上拉晶体管中的一个被配置为基于该零比特信号将该非零比特线充电至该第一电源电压，并且该一对交叉上拉晶体管中的另一个被截止；

44、其中写驱动器被配置为基于该零比特信号将该零比特线驱动到该低逻辑位准。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地，可以将该对比特线中的非零比特线充电至该第一电源电压，以实现比特转换，从而成功的完成写入。

45、根据本发明的第二方面，公开一种对存储器单元执行写入操作的方法，包括：

46、将耦接到该存储器单元的一对比特线预充电至接近第一电源电压以开始写入操作；

47、在关断该一对比特线的预充电后，选择该一对比特线中的哪一个为被驱动到低逻辑位准的零比特线；以及

48、在该写入操作开始之后，选择该一对比特线中的哪一个为被驱动到高逻辑位准的非零比特线。

49、进一步的，该存储器单元被提供有第二电源电压，其中该第二电源电压等于或超过该第一电源电压。使用本发明的方案，以便在较低的外围电压vper下存储器电路仍然可以正常的进行写入操作。

50、进一步的，该选择该一对比特线中的一个是被驱动到该低逻辑位准的该零比特线的步骤还包括：

51、根据输入资料(或者输入数据和选择信号)，通过将该零比特线耦接到地来选择该一对比特线中的一个是该零比特线。从而准备进行写入操作。

52、进一步的，该选择该一对比特线中的一个是被驱动到该高逻辑位准的该非零比特线的步骤还包括：

53、根据该输入数据，通过将该非零比特线充电至该第一电源电压来选择该一对比特线中的一个为该非零比特线。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地以实现比特转换，从而成功的完成写入。在本发明中，可以根据选择信号(或选择信号和输入数据)将零比特线耦接至地来选择该对比特线中的零比特线。

54、进一步的，还包括：

55、对该输入数据与选择信号进行第一逻辑运算，以产生该零比特信号；

56、根据该零比特信号将该零比特线耦接至地；以及

57、对该输入数据与该选择信号进行第二逻辑运算，以产生该非零比特信号；

58、根据该非零比特信号以该第一电源电压对该非零比特线充电。从而使得可以根据选择信号及输入数据(或反相输入数据)来控制一对比特线中的一个接地，以及另一个充电到第一电源电压。零比特信号和非零比特信号在写入操作期间的比特转换期间，可以是互为反相的。

59、进一步的，该非零比特线由堆叠上拉晶体管驱动到高逻辑位准，其中该选择该一对比特线中的一个为驱动到高逻辑位准的该非零比特线的步骤还包括：

60、根据该零比特信号和该非零比特信号导通该堆叠上拉晶体管；以及

61、基于该堆叠上拉晶体管被导通，将该非零比特线充电至该第一电源电压。

62、进一步的，该选择该一对比特线中的一个是被驱动到该低逻辑位准的该零比特线的步骤还包括：

63、该写入驱动器基于输入数据产生该零比特信号；以及

64、提供该零比特信号至该零比特线以驱动该零比特线至该低逻辑位准。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地，可以将该对比特线中的非零比特线充电至该第一电源电压，以实现比特转换，从而成功的完成写入。

65、进一步的，该选择该一对比特线中的一个是被驱动到该高逻辑位准的该非零比特线的步骤还包括：

66、该写入驱动器根据该输入数据产生该非零比特信号；

67、提供该非零比特信号至该非零比特线以驱动该非零比特线至该高逻辑位准；

68、根据该零比特信号通过利用上拉晶体管将该非零比特线充电至该第一电源电压；以及

69、进一步根据该零比特信号通过交叉上拉晶体管将该非零比特线充电至该第一电源电压。从而在写入操作期间的比特转换期间，可以将该对比特线中的零比特线接地，可以将该对比特线中的非零比特线充电至该第一电源电压，以实现比特转换，从而成功的完成写入。

70、本发明的存储器电路由于包括：存储器单元；一对比特线，耦接至该存储器单元；预充电电路，耦接于该一对比特线之间，其中该预充电电路被配置为将每条比特线预充电至接近第一电源电压以开始写入操作；多任务器，用于在该写入操作期间和在该预充电电路断开后选择该一对比特线中的一个为被驱动到低逻辑位准的零比特线；以及上拉电路，耦接至该一对比特线，其中在该写入操作开始后，该上拉电路被配置为选择该一对比特线中的一个是被驱动到高逻辑位准的非零比特线。本发明中通过上拉电路的设置，可以使得写入操作时不会使得一对比特线同时放电，并且在写入操作中其中一个比特线可以充分的放电，从而可以正确及成功的写入，极大的提高了正确写入的成功率；由于如本发明提供的对所选择的存储器单元执行差分写入方案，因此可以同时提高对外围电压较低的存储器单元进行写入操作的鲁棒性和速度。