芯片和终端的制作方法

本技术涉及电磁，尤其涉及一种芯片和终端。

背景技术：

1、集成电路的最小单元为晶体管，现有技术通常通过晶体管控制电子的流动，来实现集成电路的各个功能。随着集成电路遵循摩尔定律，向着高密度、低功耗的方向不断发展，集成电路的工艺节点已经减小到个位数纳米级别，晶体管的特征尺寸越来越接近量子尺寸(5nm以下)，诸多物理效应，如短沟道效应、量子隧穿等，将导致集成电路的泄露电流增大，乃至集成电路失效。为了保证晶体管的开关功能正常，传统集成电路在尺寸微缩道路上将越发困难。

2、为了解决上述问题，基于电子的自旋特性建立的电磁学，因可在更低的功耗下工作，以及可实现非易失性存储，近年来得到广泛的研究，以代替晶体管。其中磁畴壁逻辑(domain wall logic，dwl)因其可极限微缩、速度快、结构简单和工作时发热少等优势，被认为是后摩尔时代有力的候选者。

3、然而，目前磁畴壁逻辑可以实现的规模电路仅限于组合逻辑电路，组合逻辑电路可以实现的电路功能比较简单，没有时序性，在大规模电路的应用上有很大局限。

技术实现思路

1、本技术提供一种芯片和终端，可以使基于磁畴壁逻辑的芯片具有时序功能。

2、第一方面，本技术提供一种芯片，该芯片包括层叠设置的磁性材料层和导电层，磁性材料层包括第一干路、第二干路、第一支路和第二支路，第一支路和第二支路构成闭合环路。第一支路包括依次连接的第一传输支路、逻辑运算支路和第二传输支路，第二支路包括依次连接的第三传输支路、反馈支路和第四传输支路；第一传输支路和第三传输支路与第一干路连接，第二传输支路和第四传输支路与第二干路连接。

3、第一传输支路的线宽小于第三传输支路的线宽，第二传输支路的线宽大于第四传输支路的线宽。第一干路包括第一部分和位于第一部分与第一支路和第二支路之间的第二部分，第二干路包括第三部分和位于第三部分与第一支路和第二支路之间的第四部分。第一部分、第三部分、第一传输支路、第三传输支路和第二支路的磁化方向与磁性材料层和导电层的交界面垂直，第二部分和第四部分的磁化方向与交界面平行。

4、导电层用于传输电流，以使得磁性材料层的磁畴交替从第一干路移动至第二干路，以及从第二干路移动至第一干路。其中，第一干路指向第二干路的方向可以是第一方向，第二干路指向第一干路的方向可以是第二方向。

5、本技术中，在磁性材料层的磁畴从第一干路移动至第二干路的情况下，由于第一支路中第二传输支路的线宽大于第二支路中第四传输支路的线宽，因此，第二传输支路传输的电磁信号的能量，大于第四传输支路传输的电磁信号的能量。相较于第四传输支路，第二传输支路可以起到多数表决作用，使得从第二干路读出的读电磁信号为第二传输支路传输的电磁信号。

6、在磁性材料层的磁畴从第一干路移动至第二干路的情况下，由于第一支路中第一传输支路的线宽小于第三传输支路的线宽，因此，第三传输支路传输的电磁信号的能量，大于第一传输支路传输的电磁信号的能量，相较于第一传输支路，第三传输支路可以起到多数表决作用，使得从第一干路读出的读电磁信号为第三传输支路传输的电磁信号。

7、通过改变第一传输支路和逻辑运算支路构成的磁畴逻辑，来改变传输至第二传输支路上的磁畴的磁化方向，以及传输至第三传输支路上的磁畴的磁化方向，从而改变第一干路和第二干路读出的读电磁信号。并向导电层施加持续的电流脉冲，以使磁性材料层周期性地输出0和1，从而实现使本技术中基于磁畴壁逻辑的芯片实现时序性。

8、此外，经仿真实验得出，通过使第一部分、第二部分、第一传输支路和第二传输支路构成反相器，以及第三部分、第四部分、第三传输支路和第四传输支路构成反相器，可以提高磁性材料层正常输出读电磁信号的可靠性。若第一部分、第二部分、第一传输支路和第二传输支路未构成反相器，以及第三部分、第四部分、第三传输支路和第四传输支路未构成反相器，而是第一干路、第二干路、第一传输支路、第二传输支路、第三传输支路和第四传输支路的磁化方向均为oop，则磁性材料层将不能正常输出数据。

9、在一些可能实现的方式中，导电层包括第一导电层，第一导电层设置于磁性材料层一侧。当电流沿第一干路指向第二干路的方向流动时，磁畴从第一干路移动至第二干路。当电流沿第二干路指向第一干路的方向流动时，磁畴从第二干路移动至第一干路。

10、此芯片在工作时，电流沿第一方向流动，可以向第一干路输入写电磁信号，在第一方向的电流的驱动下，写电磁信号随着磁畴分别沿第一支路以及第二支路传输至第二干路，并从第二干路读出读电磁信号。

11、由于第一支路中第二传输支路的线宽大于第二支路中第四传输支路的线宽，因此，第二传输支路传输的电磁信号的能量，大于第四传输支路传输的电磁信号的能量。相较于第四传输支路，第二传输支路可以起到多数表决作用，使得从第二干路读出的读电磁信号为第二传输支路传输的电磁信号。

12、接着，电流沿第二方向流动，可以向第二干路输入写电磁信号，在第一方向的电流的驱动下，写电磁信号随着磁畴分别沿第二干路和第一支路传输至第一干路，以及沿第二干路和第二支路传输至第一干路，并从第一干路读出读电磁信号。

13、由于第一支路中第一传输支路的线宽小于第三传输支路的线宽，因此，第三传输支路传输的电磁信号的能量，大于第一传输支路传输的电磁信号的能量，相较于第一传输支路，第三传输支路可以起到多数表决作用，使得从第一干路读出的读电磁信号为第三传输支路传输的电磁信号。

14、此情况下，芯片还包括第一电流产生电路、第二电流产生电路、第一开关和第二开关。第一导电层包括第一电流端和第二电流端，第一电流端与第一干路重合，第二电流端与第二干路重合。第一电流产生电路通过第一开关与第一电流端电连接，第二电流产生电路通过第二开关与第二电流端电连接。

15、这样一来，在第一开关闭合、第二开关断开时，第一电流产生电路即可通过第一开关向第一导电层提供第一方向的电流，以驱动磁性材料层的磁畴沿第一方向移动。在第二开关闭合、第一开关断开时，第二电流产生电路即可通过第二开关向第一导电层提供第二方向的电流，以驱动磁性材料层的磁畴沿第二方向移动。

16、在一些可能实现的方式中，导电层包括第一导电层和第二导电层，第一导电层和第二导电层设置于磁性材料层的相对两侧。电流交替通过第一导电层和第二导电层，沿第一干路指向第二干路的方向流动，以使得磁性材料层的磁畴交替从第一干路移动至第二干路，以及从第二干路移动至第一干路。其中，磁性材料层的材料为磁性绝缘材料。

17、此芯片在工作时，向第一导电层中与第一干路重合的一端施加单向电流，向第一干路输入写电磁信号，在第一方向的电流的驱动下，写电磁信号随着磁畴分别沿第一支路以及第二支路传输至第二干路，并从第二干路读出读电磁信号。

18、由于第二传输支路的线宽大于第四传输支路的线宽，因此，第一支路中第二传输支路传输的电磁信号的能量，大于第二支路中第四传输支路传输的电磁信号的能量。相较于第四传输支路，第二传输支路可以起到多数表决作用，使得从第二干路读出的读电磁信号为第二传输支路传输的电磁信号。

19、接着，向第二导电层中与第一干路重合的一端施加单向电流，向第二干路输入写电磁信号，在第一方向的电流的驱动下，写电磁信号随着磁畴分别沿第一支路以及第二支路传输至第一干路，并从第一干路读出读电磁信号。

20、由于第一支路中第一传输支路的线宽小于第二支路中第三传输支路的线宽，因此，第三传输支路传输的电磁信号的能量，大于第一传输支路传输的电磁信号的能量，相较于第一传输支路，第三传输支路可以起到多数表决作用，使得从第一干路读出的读电磁信号为第三传输支路传输的电磁信号。

21、虽然从第一干路写入写电磁信号，与从第二干路写入写电磁信号时，电流的方向均为第一方向，但根据自旋霍尔效应，由于第一导电层和第二导电层分别位于磁性材料层的相对两侧，因此，电流驱动的磁畴移动方向相反。

22、此情况下，芯片还包括电流产生电路和多路复用选通电路。第一导电层包括第三电流端和第四电流端，第二导电层包括第五电流端和第六电流端，第三电流端和第五电流端与第一干路重合，第四电流端和第六电流端与第二干路重合。电流产生电路通过多路复用选通电路分别与第三电流端和第五电流端电连接，第四电流端和第六电流端接地。

23、这样一来，电流产生电路通过多路复用选通电路向第一导电层输入第一方向的电流，以驱动磁性材料层的磁畴沿第一方向移动。电流产生电路通过多路复用选通电路向第二导电层输入第一方向的电流，以驱动磁性材料层的磁畴沿第二方向移动。

24、在一些可能实现的方式中，逻辑运算支路用作反相器。逻辑运算支路包括依次连接的第一子逻辑运算支路、第二子逻辑运算支路和第三子逻辑运算支路。第一子逻辑运算支路和第三子逻辑运算支路的磁化方向与交界面垂直，第二子逻辑运算支路的磁化方向与交界面平行。

25、以初始状态为向第一干路输入1，电流的初始流向为第一方向，磁畴的初始移动方向为第一方向为例，在一个周期内，从磁性材料层读出的电磁信号分别为数字信号0，0，1，1。之后，可以持续的施加电流，即可周期性地使磁性材料层输出0和1，从而使得基于磁畴壁逻辑的芯片实现时序性。

26、在一些可能实现的方式中，逻辑运算支路包括依次连接的第二子逻辑运算支路和第三子逻辑运算支路。磁性材料层还包括第一偏置电压端和第二偏置电压端，第一偏置电压端、第二偏置电压端、以及第三子逻辑运算支路的磁化方向与交界面垂直，第二子逻辑运算支路的磁化方向与交界面平行。在电流的驱动下，磁性材料层的磁畴从第一干路移动至第二干路时，第一偏置电压端向第一子逻辑运算支路输入第一数字信号或者第二数字信号，第一数字信号与第二数字信号相反，第二偏置电压端向第二子逻辑支路输入的数字信号与第一传输支路向第二子逻辑支路输入的数字信号相同。

27、在第一偏置电压端向第一子逻辑运算支路输入第一数字信号，且第一数字信号为0的情况下，第一偏置电压端、第二偏置电压端、第一传输支路、以及逻辑运算支路，可以构成一个与非门。

28、以初始状态为向第一干路输入1，电流的初始流向为第一方向，磁畴的初始移动方向为第一方向为例，在一个周期内，从磁性材料层读出的电磁信号分别为数字信号0，0，1，1。之后，可以持续的施加电流，即可周期性地使磁性材料层输出0和1，从而使得基于磁畴壁逻辑的芯片实现时序性。

29、在第一偏置电压端向第一子逻辑运算支路输入第二数字信号，且第一数字信号为1的情况下，第一偏置电压端、第二偏置电压端、第一传输支路、以及逻辑运算支路，可以构成一个或非门。

30、以初始状态为向第一干路输入1，电流的初始流向为第一方向，磁畴的初始移动方向为第一方向为例，在一个周期内，从磁性材料层读出的电磁信号分别为数字信号0，0，1，1。之后，可以持续的施加电流，即可周期性地使磁性材料层输出0和1，从而使得基于磁畴壁逻辑的芯片实现时序性。

31、在一些可能实现的方式中，在电流的驱动下，磁性材料层用作斐波那契线性反馈移位寄存器。第一传输支路包括依次连接的n位寄存器单元，沿第一干路指向第二干路的方向，n位寄存器单元从第1位寄存器单元依次排列至第n位寄存器单元；n为正整数。

32、逻辑运算支路包括多个异或运算支路，n位寄存器单元中的多个抽头与异或运算支路连接；第一传输支路的线宽大于每个异或运算支路的线宽。多个异或运算支路包括异或门，用于将与其连接的多个抽头在异或运算支路中的异或结果，通过第二支路反馈至第一干路。

33、采用本技术的结构不但可以实现移位功能，还能将逻辑运算支路的异或结果反馈回第1位寄存器单元中。并且，通过使第一传输支路的线宽大于与抽头连接的异或运算支路的线宽，可以使n位寄存器单元的磁畴的移动速度，小于与第位寄存器单元连接的异或运算支路中的磁畴的移动速度。这样一来，可以保证在寄存器单元的磁畴移动至与其相邻的寄存器单元中之前，与抽头连接的异或运算支路已完成异或计算，避免与抽头连接的异或运算支路在异或计算过程中，因多个寄存器单元的磁畴移动，导致抽头的磁畴的磁化方向发生变化，进而导致与抽头连接的异或运算支路计算得到的异或结果发生变化。

34、在一些可能实现的方式中，芯片还包括第二磁畴二极管，第二磁畴二极管连接相邻的寄存器单元，用于使磁畴沿第一干路指向第二干路的方向移动。

35、相较于第一种方式，第二种方式在一个周期中，可以少施加一次第一方向的电流。并且，由于该方案在第一方向的电流的驱动下，即可实现异或计算和移位，之后才在第二方向的电流的驱动下反馈，因此，本技术还可以通过在相邻的寄存器单元之间设置第二磁畴二极管，从而避免在第二方向的电流的驱动下，已经移位的磁畴再次回移。

36、在一些可能实现的方式中，对于前述磁性材料层用作斐波那契线性反馈移位寄存器的情况，芯片还包括第一磁畴二极管，第一磁畴二极管设置于异或门的输入侧，用于使抽头中的磁畴沿第一干路指向第二干路的方向移动。这样一来，即使在第二方向的电流的驱动下，各个异或运算支路的磁畴也不会回移至各个抽头中。

37、第二方面，提供一种终端，该终端包括电路板和第一方面所述的芯片，芯片设置于电路板上。

38、第二方面以及第二方面的任意一种实现方式分别与第一方面以及第一方面的任意一种实现方式相对应。第二方面以及第二方面的任意一种实现方式所对应的技术效果可参见上述第一方面以及第一方面的任意一种实现方式所对应的技术效果，此处不再赘述。

39、附图说明

40、图1为本技术实施例提供的一种芯片的结构示意图；

41、图2为本技术实施例提供的另一种芯片的结构示意图；

42、图3为本技术实施例提供的磁性材料层的俯视图；

43、图4a为本技术实施例提供的磁性材料层用作反相器时的工作过程图；

44、图4b为本技术实施例提供的磁性材料层用作反相器时的工作过程图；

45、图4c为本技术实施例提供的磁性材料层用作反相器时的工作过程图；

46、图5a为本技术实施例提供的一种磁性材料层的工作过程图；

47、图5b为本技术实施例提供的一种磁性材料层的工作过程图；

48、图5c为本技术实施例提供的一种磁性材料层的工作过程图；

49、图5d为本技术实施例提供的一种磁性材料层的工作过程图；

50、图6为本技术实施例提供的与非门的结构示意图；

51、图7a为本技术实施例提供的另一种磁性材料层的工作过程图；

52、图7b为本技术实施例提供的另一种磁性材料层的工作过程图；

53、图7c为本技术实施例提供的另一种磁性材料层的工作过程图；

54、图7d为本技术实施例提供的另一种磁性材料层的工作过程图；

55、图8为本技术实施例提供的或非门的结构示意图；

56、图9a为本技术实施例提供的又一种磁性材料层的工作过程图；

57、图9b为本技术实施例提供的又一种磁性材料层的工作过程图；

58、图9c为本技术实施例提供的又一种磁性材料层的工作过程图；

59、图9d为本技术实施例提供的又一种磁性材料层的工作过程图；

60、图10为本技术实施例提供的斐波那契线性反馈移位寄存器的电路连接图；

61、图11a为本技术实施例提供的又一种磁性材料层的工作过程图；

62、图11b为本技术实施例提供的又一种磁性材料层的工作过程图；

63、图12a为本技术实施例提供的又一种磁性材料层的工作过程图；

64、图12b为本技术实施例提供的又一种磁性材料层的工作过程图。