用于SRAM的工艺和温度补偿字线欠驱动方案的制作方法

本公开针对静态随机存取存储器(sram)领域，并且具体地针对利用工艺和温度补偿字线欠驱动方案以便促进具有高位单元稳定性的低电压应用的sram体系架构。

背景技术：

1、现代世界的许多电子设备都使用静态随机存取存储器(sram)。sram的读写速度在许多应用中至关重要，因为无法跟上由微处理器或片上系统发起的数据请求和数据写入的sram将降级它被集成到其中的电子设备的性能。在移动设备应用(智能电话、平板电脑、膝上型计算机、智能手表和其它可穿戴设备)中，提供足够的速度同时维持低功耗也是重要的，因为此类移动设备由可再充电电池供电，并且期望那些电池在再充电之间尽可能长时间提供电力。此外，在此类移动设备应用中，期望sram以及其它电子组件尽可能紧凑，以便为给定便携式壳体尺寸的尽可能大的可再充电电池腾出空间。

2、现在参考图1，图1示出了存储器电路10的简化框图。电路10包括布置为行和列的存储器单元c的阵列12。每行中的存储器单元由字线14a、...、14m当中的字线控制。每列中的存储器单元连接到位线16a、…、16n当中的位线。行解码器电路18接收从地址20预解码的行地址，并对行地址的位进行解码以选择并致动字线14a、...、14m之一。列解码器电路22接收从地址20预解码的列地址，并对列地址的位进行解码以选择多条位线16a、...、16n。在写入模式下，数据输入/输出线24上的数据被写入位于由地址20选择的多条位线16a、...、16n与字线14a、...、14m中所选择的一条的交叉点处的存储器单元。在读取模式下，存储在位于由地址20选择的多条位线16a、...、16n与字线14a、...、14m中所选择的一条的交叉点处的存储器单元中的数据被读出到数据输入/输出线24。

3、成功的读或写操作取决于在字线14a、...、14m中所选择的一条处由字线驱动器电路向所选择的行中的每个存储器单元c施加致动电压(通常是供电电压vdd)。

4、但是，当存储器设备用较小尺寸的晶体管制造时，诸如在低电压应用的情况下，使用供电电压为字线供电可以导致存储单元内的静态噪声容限(snm)降级。降级的snm可以是由于例如较小晶体管的物理特性以及在以较小尺寸制造时可能发生的晶体管与晶体管之间的变化而导致的。

5、snm是一种量化在不损害所存储逻辑值的完整性的情况下存储器单元可以承受的电噪声量的特性。即，snm是指在错误地切换所存储的逻辑值(这造成数据丢失错误)之前存储器单元可以管理的“杂散”电荷的量。

6、典型的存储器单元包括一对交叉耦合的反相器，每个反相器通过由字线激活的传输门晶体管选择性地连接到相应的位线或互补位线。存储器单元的snm是存储器单元的传输门的强度与存储器单元的下拉栅极(例如，nmos组件)的强度相比的函数。

7、例如，逻辑值“0”可以在存储器单元中被表示为存储电压0mv。当相应字线被激活时与存储器单元相关联的噪声会造成存储电压实际上是150mv。来自电噪声的的存储值150mv可以由串扰、电磁干扰、静电干扰、热噪声等造成。但是，存储电压仍然被解释为逻辑值“0”，因为150mv在存储器单元的snm之内。因此，可以说存储器单元具有至少150mv的snm。

8、但是，随着存储器单元采用更小的晶体管制造，snm也趋于变得更小。因而，用更小的晶体管制造的存储器单元可以具有100mv的snm。因此，当源电压(vdd)被施加到字线时，与激活字线相关联的噪声会超过存储器单元的snm。因此，当源电压被施加到字线时，存储的逻辑值会由于降级的snm而被错误地切换。

9、通过削弱传输门的强度，即，降低用于激活字线的电压，snm增加，因为传输门与下拉栅极的强度的比率减小。增加的snm允许存储器单元处置附加的噪声，该噪声使得存储器单元不太可能在存储的逻辑值之间错误地翻转(导致数据错误)，从而增强存储器单元内位单元(例如，交叉耦合反相器)的稳定性。

10、困难在于，实现稳定性的字线欠驱动的量根据工艺角和温度而变化。

11、实现此目的的一种已知方式是使用连接到字线的nmos(欠驱动、下拉或泄放器)晶体管来充当分压器以及字线驱动器电路的pmos晶体管，并将nmos晶体管的尺寸设置为在fs(快n，慢p)角(最差角)和高温下实现稳定性。虽然这实现了稳定性，但在sf和ss角(以及低温)处，这种欠驱动电平过高，从而降低了速度。此外，在字线驱动器是pmos晶体管的情况下，pmos字线驱动器和nmos字线欠驱动晶体管不同地变化，从而进一步增加了在某些角和温度下使用的欠驱动电平(和可以在其他情况下使用的欠驱动电平)之间的不匹配。

12、对此的改进是用温度和工艺补偿的栅极电压驱动作为分压器的连接到字线的nmos晶体管的栅极。虽然这确实减少了使用nmos晶体管作为欠驱动器的缺点，但是由于字线驱动器是pmos晶体管而字线欠驱动器是nmos晶体管而导致的失配仍然存在。而且，在生成补偿栅极电压时使用逻辑设备会在形成存储器单元内的位单元的晶体管与形成逻辑设备的晶体管之间引入其自身的失配。

13、代替使用连接到字线作为分压器的nmos晶体管，可以替代地使用pmos晶体管作为分压器连接到字线以引起字线的欠驱动。使用pmos晶体管确实减少了失配，因为字线驱动器和字线欠驱动晶体管都是pmos晶体管。但是，由于pmos晶体管的尺寸仍然基于fs角，因此在sf和ss角(以及低温)处产生的欠驱动电平仍然过高，从而降低了潜在的速度。

14、改进在于用温度和工艺补偿的栅极电压驱动作为分压器连接到字线的pmos晶体管的栅极。虽然这确实减少了缺点，但pmos晶体管本身的尺寸(因为pmos设备在物理上比nmos设备大)限制了其作为字线欠驱动器的使用。

15、综上所述，上述现有技术的局限性在于：使用单个nmos晶体管作为欠驱动器与pmos晶体管相比节省了空间，但速度优化受到影响；使用具有温度和工艺受控的栅极电压的nmos晶体管会涉及更大的面积使用，但欠驱动电平会随着工艺和温度变化而与存储器单元的位单元不同地移动；并且具有温度和工艺受控的栅极电压的pmos晶体管的使用会涉及比补偿nmos晶体管时甚至更大的面积使用，并且欠驱动电平会随工艺和温度变化而与存储器单元的位单元不同地移动。

16、因此，仍需要进一步研发。

技术实现思路

1、本文公开了一种包括多个行解码器的电子设备。每个行解码器包括：解码器逻辑，被配置为生成初始字线信号；字线驱动器电路系统，被配置为根据初始字线信号在中间节点处生成反相字线信号，并根据反相字线信号在字线节点处生成字线信号；以及字线欠驱动p沟道晶体管，其具有耦合到中间节点的源极、漏极和基于反相字线信号控制的栅极。

2、控制电路系统包括字线欠驱动吸收电路。字线欠驱动吸收电路包括第一和第二伪存储器单元。第一伪存储器单元包括：第一传输门晶体管，具有连接到第一节点的传导端子，其其它端子浮置；第二传输门晶体管，具有连接到第二节点的第一传导端子、连接到字线欠驱动p沟道晶体管的漏极的第二传导端子、以及连接到地的栅极；第一反相器，具有连接到第二节点的输入端、连接到第一节点的输出端以及浮置的第一和第二电源端子；以及第二反相器，具有连接到第一节点的输入端、连接到第二节点的输出端、连接到电压供应节点的第一电源端子、以及浮置的第二电源端子。第二伪存储器单元包括：第三传输门晶体管，具有连接到第三节点的第一传导端子，其其它端子浮置；第四传输门晶体管，具有连接到第四节点的第一传导端子、连接到字线欠驱动p沟道晶体管的漏极的第二传导端子、以及连接到电压供应节点的栅极；第三反相器，具有连接到第四节点的输入端、连接到第三节点的输出端、以及浮置的第一和第二电源端子；以及第四反相器，具有连接到第三节点的输入端、连接到第四节点的输出端、浮置的第一电源端子以及连接到地的第二电源端子。第二节点和第四节点连接到公共节点，第三节点连接到电压供应节点，并且第一节点被连接以接收时钟信号的反相。

3、第一反相器包括：第一p沟道晶体管，具有浮置的源极、连接到第一节点的漏极以及连接到第二节点的栅极；以及第一n沟道晶体管，具有连接到第一节点的漏极、浮置的源极以及连接到第二节点的栅极。

4、第二反相器包括：第二p沟道晶体管，具有连接到电压供应节点的源极、连接到第二节点的漏极以及连接到第一节点的栅极；以及第二n沟道晶体管，具有连接到第二节点的漏极、浮置的源极以及连接到第一节点的栅极；

5、第三反相器包括：第三p沟道晶体管，具有浮置的源极、连接到第三节点的漏极以及连接到第四节点的栅极；以及第三n沟道晶体管，具有连接到第三节点的漏极、浮置的源极以及连接到第四节点的栅极。

6、第四反相器包括：第四p沟道晶体管，具有浮置的源极、连接到第四节点的漏极以及连接到第三节点的栅极；以及第四n沟道晶体管，具有连接到第四节点的漏极、连接到地的源极以及连接到第三节点的栅极。

7、字线欠驱动p沟道晶体管的栅极连接到中间节点。

8、行解码器还包括基于反相字线信号驱动字线欠驱动p沟道晶体管的栅极的栅极驱动电路系统。栅极驱动电路系统包括负偏置生成电路系统，该负偏置生成电路系统被配置为当初始字线信号处于逻辑高时在字线欠驱动p沟道晶体管的栅极处生成负偏置电压，并且当初始字线信号处于逻辑低时将字线欠驱动p沟道晶体管的栅极耦合到地。

9、栅极驱动电路系统包括：驱动反相器，具有耦合到反相字线信号的输入端、耦合到字线欠驱动p沟道晶体管的栅极的输出端、连接到电压供应节点的第一电源端子、以及连接到节点的第二电源端子；负偏置生成n沟道晶体管，具有连接到所述节点的漏极、连接到地的源极以及被连接以接收负凸起信号的栅极，该负凸起信号是基于时钟信号生成的；以及电容器，连接在所述节点和负凸起信号的延迟版本之间。

10、控制电路系统还包括被配置为基于时钟信号生成负凸起信号的第一逻辑电路和被配置为延迟负凸起信号以产生负凸起信号的延迟版本的第二逻辑电路。

11、第一逻辑电路包括nand门，该nand门具有接收时钟信号的反相和时钟信号的反相的延迟版本的输入端，并且基于对时钟信号的反相和时钟信号的反相的延迟版本执行逻辑nand运算来生成负凸起信号。

12、第二逻辑电路包括第一反相器和第二反相器，第一反相器接收负凸起信号作为输入，第二反相器接收第一反相器的输出作为输入并生成负凸起信号的延迟版本作为输出。

13、驱动反相器的输入端通过反相器耦合到反相字线信号。

14、驱动反相器包括：p沟道晶体管，具有连接到电压供应节点的源极、连接到字线欠驱动p沟道晶体管的漏极的漏极以及连接到网络节点的栅极；以及n沟道晶体管，具有连接到字线欠驱动p沟道晶体管的漏极的漏极、连接到负偏置生成电路系统的所述节点的源极以及连接到网络节点的栅极；并且其中负偏置生成电路系统还包括反相器，其接收反相字线信号作为输入并向网络节点提供输出。

15、sram存储器具有多行，多行中的每一行与多个行解码器中给定的一个相关联。

16、控制电路系统关于多个行解码器中的每一个是全局的。

17、控制电路系统可以被复制以便对于多个行解码器中的每一个是本地的。