应用于存储器的写调平电路、及其控制方法与流程

本公开涉及存储器，尤其涉及一种应用于存储器的写调平电路、及其控制方法。

背景技术：

1、目前，在存储器中写入数据之前，需要进行写调平(write leveling)处理，即需要对存储器所接收到的数据选通信号(data strobe signal，简称dqs)不断调整，以便存储器所接收到的dqs信号的有效沿与存储器接收到的时钟信号的有效沿之间的时间差值满足存储器规格的要求。存储器的写调平处理可分为外部写调平以及内部写调平。在内部写调平的过程中，需要基于存储器原本的列写潜伏周期(column address strobe writelatency，简写为cwl)以及列写潜伏周期的缩短时间，确定缩短后的列写潜伏周期，并基于缩短后的列写潜伏周期对写信号进行延迟处理。

2、然而，在上述延迟处理的过程中，由于存储器的规格要求中，列写潜伏周期与列写潜伏周期的缩短时间的时间规格不一致，导致无法直接确定出缩短后的列写潜伏周期对应的指示信号，无法实现上述延迟处理过程。

3、因此，需要提供一种写调平电路，以解决上述无法进行延迟处理的问题。

技术实现思路

1、本公开提供一种应用于存储器的写调平电路、及其控制方法，用以解决相关技术中在进行存储器的内部写调平过程中，由于存储器的列写潜伏周期与列写潜伏周期的缩短时间的时间规格不一致，而导致的无法实现内部写调平的问题。

2、第一方面，本公开提供一种应用于存储器的写调平电路方法，包括：

3、写信号生成单元，用于接收第一时钟信号和第一指示信号，并根据所述第一时钟信号、所述第一指示信号、以及所述第一指示信号中的指定位，对第一写信号进行延迟处理，输出第二写信号；其中，所述第一指示信号用于指示存储器的列写潜伏周期的缩短时间，所述第一指示信号中包括指定位；所述指定位的字符用于指示所述缩短时间为所述第一时钟信号的时钟周期的奇数倍或者所述缩短时间为所述第一时钟信号的时钟周期的偶数倍；

4、采样单元，与所述写信号生成单元连接，用于接收第一数据选通信号和所述第二写信号，并根据所述第一数据选通信号和所述第二写信号，输出第二采样信号。

5、在一些实施例中，所述第一指示信号包括至少一个二进制字符，所述指定位为所述第一指示信号的最低位，所述写信号生成单元包括：

6、预处理模块，用于对所述第一指示信号以及所述第一指示信号的指定位的字符进行求和处理，得到预处理信号；

7、确定模块，与所述预处理模块连接，用于基于所述第一时钟信号、所述预处理信号、第二指示信号、以及所述第一指示信号的指定位，对所述第一写信号进行延迟处理，输出第二写信号；所述第二指示信号用于指示所述存储器的列写潜伏周期。

8、在一些实施例中，所述确定模块，包括：

9、处理子模块，与所述预处理模块连接，用于基于所述预处理信号，以及所述第二指示信号，确定第三指示信号，所述第三指示信号用于指示所述第一写信号当前需要延迟的时间；

10、移位寄存器，用于基于所述第三指示信号，以及所述第一时钟信号，对所述第一写信号进行延迟处理，得到第三写信号；

11、补偿器，与所述移位寄存器连接，基于所述第一指示信号的指定位，以及所述第一时钟信号，对所述第三写信号的时延进行补偿处理，得到所述第二写信号。

12、在一些实施例中，所述处理子模块，具体用于：

13、基于所述预处理信号与第一映射关系，并将所述第一映射关系中与所述预处理信号相同的第一指示信号所对应的存储器的列写潜伏周期的缩短时间确定为所述预处理信号对应的第一延迟时间；其中，所述第一延迟时间用于表征存储器的列写潜伏周期的当前需要缩短的时间；所述第一映射关系用于指示所述存储器的多个第一指示信号，以及与所述第一指示信号一一对应的存储器的列写潜伏周期的缩短时间；

14、基于所述第二指示信号与第二映射关系，确定所述第二指示信号对应的列写潜伏周期；所述第二映射关系用于指示存储器的多个第二指示信号，以及与所述第二指示信号一一对应的列写潜伏周期；

15、对所述预处理信号对应的第一延迟时间与所述第二指示信号对应的列写潜伏周期进行求差处理，得到第二延迟时间，并基于所述第二延迟时间与所述第二映射关系，确定所述第二延迟时间对应的指示信号为第三指示信号。

16、在一些实施例中，所述补偿器，具体用于；

17、若确定所述第一指示信号的指定位的字符表征所述缩短时间为所述第一时钟信号的时钟周期的偶数倍，则将所述第三写信号作为所述第二写信号；

18、若确定所述第一指示信号的指定位的字符表征所述缩短时间为所述第一时钟信号的时钟周期的奇数倍，将所述第三写信号进行延迟处理，得到所述第二写信号，所述延迟处理的时长为所述预处理信号对应的第一延迟时间与所述第一指示信号指示的存储器的列写潜伏周期的缩短时间的差值。

19、在一些实施例中，所述补偿器，包括：

20、延迟器，与所述移位寄存器连接，用于对所述移位寄存器输出的第三写信号进行延迟处理，得到延迟处理后的第三写信号；

21、第一数据选择器，所述第一数据选择器分别与所述延迟器以及所述第一数据选择器连接，用于接收所述延迟器输出的延迟处理后的第三写信号以及所述移位寄存器输出的第三写信号；所述第一数据选择器还用于接收所述第一指示信号的指定位，所述第一数据选择器用于确定所述第一指示信号的指定位的字符表征所述第一时钟信号的时钟周期的偶数倍，则将所述第三写信号作为所述第二写信号输出；所述第一数据选择器用于确定所述第一指示信号的指定位的字符表征所述第一时钟信号的时钟周期的奇数数倍，则将所述延迟处理后的第三写信号作为所述第二写信号输出。

22、在一些实施例中，所述写信号生成单元还包括：

23、译码器，与所述确定模块连接，用于对接收到的写指令进行解码处理，输出所述第一写信号。

24、在一些实施例中，所述写信号生成单元，还包括：信号转换模块；所述译码器通过所述信号转换模块与所述写信号生成单元连接；

25、所述信号转换模块，用于对所述译码器输出的第一写信号，进行脉冲展宽处理，输出展宽后的写信号，并将所述展宽后的写信号作为第一写信号输出至所述确定模块。

26、在一些实施例中，所述第二采样信号表征所述第一数据选通信号的有效沿与所述第二写信号的有效沿是否对齐。

27、在一些实施例中，所述采样单元，包括：

28、第二触发器，所述第二触发器的数据端与所述写信号生成单元连接，用于接收所述写信号生成单元输出的第二写信号；所述第二触发器的时钟端用于接收所述第一数据选通信号，所述第二触发器用于基于所述第二写信号与所述第一数据选通信号，输出第二采样信号。

29、在一些实施例中，所述写调平电路还包括：

30、延时单元，用于对接收到的第一数据选通信号进行延迟处理，输出第二数据选通信号；

31、所述采样单元，与所述延时单元连接，还用于接收所述延时单元输出的所述第二数据选通信号，并根据所述第二数据选通信号和所述第二写信号，输出第一采样信号；所述第一采样信号表征所述第一时钟信号的有效沿与所述第一数据选通信号的有效沿是否对齐。

32、在一些实施例中，所述采样单元包括：第一触发器、第二触发器、第二数据选择器；

33、所述第一触发器的数据端与所述写信号生成单元连接，用于接收所述写信号生成单元输出的第二写信号；所述第一触发器的时钟端与所述延时单元的输出端连接，用于接收所述延时单元输出的第二数据选通信号；所述第一触发器用于基于所述第二写信号与所述第二数据选通信号，输出第一采样信号；

34、所述第二触发器的数据端与所述写信号生成单元连接，用于接收所述写信号生成单元输出的第二写信号；所述第二触发器的时钟端用于接收所述第一数据选通信号，所述第二触发器用于基于所述第二写信号与所述第一数据选通信号，输出第二采样信号；

35、所述第一触发器的输出端与所述第二数据选择器的第一端连接，所述第二触发器的输出端与所述第二数据选择器的第二端连接。

36、在一些实施例中，所述写调平电路还包括：

37、第一转换器，分别与所述延时单元和所述采样单元连接，用于对接收到的第三数据选通信号进行逻辑电平转换处理，得到所述第一数据选通信号；其中，所述第三数据选通信号的电平为电流模式逻辑电平；所述第一数据选通信号的电平为cmos电平。

38、在一些实施例中，所述写调平电路还包括：

39、第二转换器，与所述写信号生成单元连接，用于对接收到的第二时钟信号进行逻辑电平转换处理，得到所述第一时钟信号；其中，所述第二时钟信号的电平为电流模式逻辑电平；所述第一时钟信号的电平为cmos电平。

40、在一些实施例中，所述第一采样信号具体用于在所述第一采样信号表征所述第一时钟信号的有效沿与所述第一数据选通信号的有效沿未对齐时，指示调整所述第一数据选通信号的时延；所述第二采样信号具体用于在所述第一采样信号表征所述第一时钟信号的有效沿与所述第一数据选通信号的有效沿对齐，且所述第一数据选通信号的有效沿与所述第二写信号的有效沿未对齐时，指示调整所述第一写信号的时延或者所述第一数据选通信号的时延。

41、第二方面，本公开提供一种应用于存储器的写调平电路的控制方法，所述方法应用于如第一方面所述的电路，所述方法包括：

42、重复以下步骤，直至基于所述采样单元输出的第二采样信号确定第一数据选通信号的有效沿与第二写信号的有效沿对齐：若确定所述第二采样信号表征第一数据选通信号的有效沿与第二写信号的有效沿未对齐，则调整第一数据选通信号的时延或者所述第一指示信号；

43、当第一数据选通信号的有效沿与第二写信号的有效沿对齐时，将所述第一数据选通信号的时延延长预设时段，并将延长后的信号确定为所述存储器进行写操作时所接收到的数据选通信号。

44、在一些实施例中，基于所述采样单元输出的第二采样信号确定第一数据选通信号的有效沿与第二写信号的有效沿对齐，包括：

45、若所述采样单元输出的第二采样信号的电平值从第二电平值变化至第一电平值，则确定第一数据选通信号的有效沿与第二写信号的有效沿对齐。

46、在一些实施例中，所述重复以下步骤，直至基于所述采样单元输出的第二采样信号确定第一数据选通信号的有效沿与第二写信号的有效沿对齐：若确定所述第二采样信号表征第一数据选通信号的有效沿与第二写信号的有效沿未对齐，则调整第一数据选通信号的时延或者所述第一指示信号，包括：

47、重复以下步骤，直至所述采样单元输出的第二采样信号的电平值从所述第一电平值转换至所述第二电平值：若确定所述采样单元输出的第二采样信号的电平值为所述第一电平值，则调整所述写信号生成单元接收到的第一指示信号，以增大所述第一指示信号所指示的存储器的列写潜伏期的缩短时间；

48、重复以下步骤，直至所述采样单元输出的第二采样信号的电平值从所述第二电平值切换至所述第一电平值：减少所述采样单元接收到的第一数据选通信号的时延，向所述写信号生成单元下发第二延迟信号，其中，所述第二延迟信号为所述采样单元输出的第二采样信号从第一电平值切换至第二电平值时，所述写信号生成单元接收到的第一指示信号。

49、第三方面，本公开提供一种存储器，所述存储器包括如第一方面中的任一项所述的写调平电路。

50、第四方面，本公开提供一种应用于存储器的写调平电路的控制装置，所述装置应用于如第一方面所述的电路，所述装置包括：

51、调整单元，用于若确定所述第二采样信号表征第一数据选通信号的有效沿与第二写信号的有效沿未对齐，则调整第一数据选通信号的时延或者所述第一指示信号；重复所述第一调整单元，直至所述第一调整单元基于所述采样单元输出的第二采样信号确定第一数据选通信号的有效沿与第二写信号的有效沿对齐：

52、延长单元，用于当第一数据选通信号的有效沿与第二写信号的有效沿对齐时，将所述第一数据选通信号的时延延长预设时段，并将延长后的信号确定为所述存储器进行写操作时所接收到的数据选通信号。

53、第五方面，本公开提供一种电子设备，包括：处理器，以及与所述处理器通信连接的存储器；所述存储器存储计算机执行指令；所述处理器执行所述存储器存储的计算机执行指令，以实现如第二方面中任一项所述的方法。

54、第六方面，本公开提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机执行指令，所述计算机执行指令被处理器执行时用于实现如第二方面中任一项所述的方法。

55、第七方面，本公开提供一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现第二方面中任一项所述的方法。

56、本公开提供的应用于存储器的写调平电路、及其控制方法，在写调平电路中包括有写信号生成单元，用于接收第一时钟信号和第一指示信号，并根据所述第一时钟信号、所述第一指示信号、以及所述第一指示信号中的指定位，对第一写信号进行延迟处理，输出第二写信号；其中，所述第一指示信号用于指示存储器的列写潜伏周期的缩短时间，所述第一指示信号中包括指定位；所述指定位的字符用于指示所述缩短时间为所述第一时钟信号的时钟周期的奇数倍或者所述缩短时间为所述第一时钟信号的时钟周期的偶数倍；采样单元，与所述写信号生成单元连接，用于接收第一数据选通信号和所述第二写信号，并根据所述第一数据选通信号和所述第二写信号，输出第二采样信号。本实施例中的写调平电路中的写信号生成单元，可以通过第一指示信号的指定位预先确定第一指示信号所对应的缩短时间为第一信号时钟周期的奇数倍或者偶数倍，之后，再结合第一指示信号对应的缩短时间、第一时钟信号对第一写信号进行延迟处理时。进而避免存储器规格要求中的列写潜伏周期与列写潜伏周期的缩短时间的时间规格不一致时，导致无法直接确定出缩短后的列写潜伏周期所对应的指示信号，进而使得无法对写信号进行延迟处理的问题。