数据存取处理结构、数据存取处理方法及存储器与流程

本公开涉及半导体电路设计领域，特别涉及一种数据存取处理结构、数据存取处理方法及存储器。

背景技术：

1、动态随机存储器(dynamic random access memory，dram)由于其存储密度高、传输速度快等特点，广泛应用于现代电子系统中。随着半导体技术的发展，dram技术越来越先进，存储单元的集成度越来越高；同时，各种不同的应用对dram的性能、功耗和可靠性等也都要求越来越高。

2、目前，常见存储器的数据存储方式为：基于一个独立的存储单元独立进行1bit的数据存储，即采用一个存储单元存储1bit数据；在这种存储方式下，若数据在传输过程中或在存储过程中发生突变，会导致由相应存储单元读出的1bit数据出现错误，从而影响存储器工作的准确性和稳定性。

技术实现思路

1、本公开实施例提供一种数据存取处理结构、数据存取处理方法及存储器，通过调整存储1bit数据的存储单元的数量，提高存储器工作的准确性和稳定性。

2、本公开一实施例提供了一种数据存取处理结构，包括：n个存储单元，n为大于等于3的正整数；每一存储单元连接相应的本地数据线，本地数据线用于向存储单元中存储写入数据，或将存储单元的存储数据读出；数据处理模块，输入端连接所有本地数据线，输出端连接数据传输线，且数据传输线连接本地数据线，数据传输线用于传输写入数据和读出数据；数据处理模块被配置为，调整n个存储单元对应的本地数据线所传输的输出电平，以生成与写入数据相同电平的读出数据。

3、本实施例提供的数据存取处理结构通过调整存储1bit数据的存储单元数量，在数据写入过程中，通过n个存储单元存储1bit数据；在数据读出过程中，通过数据处理模块对数据进行校验，以输出与写入数据电平相同的读出数据，避免了存储器可能出现的数据错误，从而保证存储器工作的准确性和稳定性。

4、另外，数据处理模块，包括：n个第一逻辑电路，每一第一逻辑电路包括n-1个输入端，每一输入端对应连接不同的本地数据线，且每一第一逻辑电路连接的本地数据线的组合不同；第二逻辑电路，具有n个输入端，每一输入端对应连接第一逻辑电路的输出端，输出端用于输出读出数据。

5、另外，第一逻辑电路和第二逻辑电路基于与非逻辑电路设置。

6、另外，第一逻辑电路和第二逻辑电路基于或非逻辑电路设置。

7、另外，n个存储单元包括：第一存储单元、第二存储单元和第三存储单元；数据存取处理结构，还包括：判断模块，基于写入数据和第一存储单元、第二存储单元和第三存储单元的读出电平获取差异数据，并基于差异数据的数量生成第一控制信号或第二控制信号；其中，若差异数据的数量小于等于1，则判断模块生成第一控制信号，若差异数据的数量大于等于2，则判断模块生成第二控制信号；第三逻辑电路，具有n个输入端，每一输入端对应连接第一逻辑电路的输出端，输出端用于输出读出数据；其中，若第一逻辑电路基于与非逻辑电路设置，第三逻辑电路则基于与逻辑电路设置，若第一逻辑电路基于或非逻辑电路设置，第三逻辑电路则基于或逻辑电路设置；选择单元，连接判断模块，被配置为，基于第一控制信号控制第二逻辑电路输出读出数据，或基于第二控制信号控制第三逻辑电路输出读出数据。基于判断模块和选择单元选择第二逻辑电路和第三逻辑电路作为数据处理模块的输出电路，无论第一存储单元、第二存储单元和第三存储单元中错误数据的数量，数据处理模块的读出数据皆与写入数据相同，避免了存储器可能出现的数据错误。

8、另外，判断模块，包括：输入寄存器，被配置为，存储数据传输线传输至存储单元的写入数据；信号检测器，被配置为，检测第一存储单元、第二存储单元和第三存储单元所连接的本地数据线的输出电平；信号处理单元，连接输入寄存器和信号检测器，被配置为，基于写入数据和输出电平获取差异数据的数量，并基于差异数据的数量生成第一控制信号或第二控制信号。

9、另外，选择单元，包括：选通器，被配置为，基于第一控制信号导通第二逻辑电路所在通路，或者基于第二控制信号导通第三逻辑电路所在通路。

10、另外，本地数据线的传输路径上还设置有选择导通单元，选择导通单元被配置为，基于选择信号导通所在的本地数据线。通过设置选择导通单元，实现设置多个数据存取处理结构时，多个数据存取控制结构可以共用同一数据处理模块，以节省设置多个数据存取处理结构所需的版图面积；另外，通过选择导通单元选择导通本地数据线，可以选择n个存储单元中的部分存储单元对写入数据的存储，从而节省存储器的功耗。

11、另外，数据存取处理结构还包括：n-1个写入控制单元，用于连接相邻本地数据线，被配置为，基于写入控制信号导通以电连接相邻本地数据线；数据传输线连接本地数据线，包括：数据传输线至少连接一个存储单元对应的本地数据线。在数据写入阶段，由于数据传输线连接至少一个存储单元对应的本地数据线，且n-1个写入控制单元用于连接相邻本地数据线，从而使得每一存储单元对应的本地数据线均连接数据传输线；在数据读出阶段，关闭n-1个写入控制单元，避免每一本地数据线的读出数据传输至数据传输线，降低了数据传输线上读出数据出错的可能性。

12、另外，数据传输线连接本地数据线的数据通路上还设置有驱动器。通过设置驱动器，防止写入数据在由数据传输线传输至本地数据线的数据衰减；另外，设置驱动器还用于防止与数据传输线与本地数据线的数据通路将读出数据直接输出，从而导致的存储器的读出错误。

13、本公开另一实施例还提供了一种数据存储处理方法，应用于上述实施例提供的数据存取处理结构，包括：获取写入数据，并基于数据传输线将写入数据存储至n个存储单元中；读出n个存储单元所存储的数据；基于数据处理模块调整n个存储单元的输出电平以生成相应读出数据，并基于数据传输线输出读出数据，读出数据的电平与写入数据的电平相同。

14、本实施例提供的数据存储处理方法，在数据写入过程中，通过n个存储单元存储1bit数据；在数据读出过程中，通过数据处理模块对数据进行校验，以输出与写入数据电平相同的读出数据，避免了存储器可能出现的数据错误，从而保证存储器工作的准确性和稳定性。

15、另外，基于数据传输线将写入数据存储至n个存储单元中，包括：基于数据传输线传输写入数据；提供写入控制信号，将写入数据存储至n个存储单元中

16、另外，n个存储单元包括：第一存储单元、第二存储单元和第三存储单元；基于数据处理模块调整n个存储单元的输出电平以生成相应读出数据，包括：基于写入数据和第一存储单元、第二存储单元和第三存储单元的读出电平获取差异数据；基于差异数据生成第一控制信号或第二控制信号；基于第一控制信号或第二控制信号调整生成读出数据的数据处理路径。

17、本公开又一实施例还提供了一种存储器，应用于上述实施例提供的数据存取处理结构完成对存储单元的数据写入和数据读出，通过调整存储1bit数据的存储单元的数量，提高存储器工作的准确性和稳定性。

技术特征：

1.一种数据存取处理结构，其特征在于，包括：

2.根据权利要求1所述的数据存取处理结构，其特征在于，所述数据处理模块，包括：

3.根据权利要求2所述的数据存取处理结构，其特征在于，所述第一逻辑电路和所述第二逻辑电路基于与非逻辑电路设置。

4.根据权利要求2所述的数据存取处理结构，其特征在于，所述第一逻辑电路和所述第二逻辑电路基于或非逻辑电路设置。

5.根据权利要求3或4所述的数据存取处理结构，其特征在于，包括：

6.根据权利要求5所述的数据存取处理结构，其特征在于，所述判断模块，包括：

7.根据权利要求5所述的数据存取处理结构，其特征在于，所述选择单元，包括：选通器，被配置为，基于所述第一控制信号导通所述第二逻辑电路所在通路，或者基于所述第二控制信号导通所述第三逻辑电路所在通路。

8.根据权利要求1所述的数据存取处理结构，其特征在于，所述本地数据线的传输路径上还设置有选择导通单元，所述选择导通单元被配置为，基于选择信号导通所在的所述本地数据线。

9.根据权利要求1所述的数据存取处理结构，其特征在于，还包括：

10.根据权利要求1或9所述的数据存取处理结构，其特征在于，所述数据传输线连接所述本地数据线的数据通路上还设置有驱动器。

11.一种数据存取处理方法，应用于权利要求1～10任一项所述的数据存取处理结构，其特征在于，包括：

12.根据权利要求11所述的数据存取处理方法，其特征在于，所述基于数据传输线将所述写入数据存储至n个存储单元中，包括：

13.根据权利要求11所述的数据存取处理方法，其特征在于，包括：

14.一种存储器，其特征在于，基于权利要求1～10任一项所述的数据存取处理结构完成对存储单元的数据写入和数据读出。

技术总结本公开涉及半导体电路设计领域，特别涉及一种数据存取处理结构、数据存取处理方法及存储器，数据存取处理结构包括：N个存储单元，N为大于等于3的正整数；每一存储单元连接相应的本地数据线，本地数据线用于向存储单元中存储写入数据，或将存储单元的存储数据读出；数据处理模块，输入端连接所有本地数据线，输出端连接数据传输线，且数据传输线连接本地数据线，数据传输线用于传输写入数据和读出数据；数据处理模块被配置为，调整N个存储单元对应的本地数据线所传输的输出电平，以生成与写入数据相同电平的读出数据；通过调整存储1bit数据的存储单元的数量，提高存储器工作的准确性和稳定性。技术研发人员：赵北游受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/3/4