半导体晶片及序列检查电路的制作方法

本揭示内容是有关于一种半导体晶片，且特别是指一种包含序列检查电路的半导体晶片。

背景技术：

1、在高频宽记忆体的规范中，指令/地址实体层(command/address phy，caphy)被设计为仅有传输端，而没有接收端。因此，在可测试性设计(design for testability，dft)中，指令/地址实体层没有像数据位元组实体层(data quadword phy，dqphy)一样有数据回送式样(loopback pattern)的机制，以供测试检验。有鉴于此，有必要对现有设计进行改善，以满足要求。

技术实现思路

1、本揭示内容的一态样为一半导体晶片。该半导体晶片包含一实体层以及一处理电路。该实体层包含至少一序列检查电路以及至少一信号传输路径，其中该至少一序列检查电路用以根据一时脉信号以及经由该至少一信号传输路径传输的至少一测试数据信号产生至少一测试结果信号，且该时脉信号未经由该至少一信号传输路径传输。该处理电路电性耦接于该实体层，并用以根据该至少一测试结果信号的电压位准判断该至少一信号传输路径的运作状态。

2、于一些实施例中，该至少一序列检查电路用以根据该时脉信号的多个上升缘以及多个下降缘对该至少一测试数据信号的一数据序列进行两次检查。

3、于一些实施例中，该至少一序列检查电路包含：一第一移位暂存器电路，用以根据该时脉信号的所述多个上升缘检查该至少一测试数据信号的该数据序列，以输出一第一检查结果信号；一第二移位暂存器电路，用以根据该时脉信号的所述多个下降缘检查该至少一测试数据信号的该数据序列，以输出一第二检查结果信号；以及一输出端逻辑门，用以根据该第一检查结果信号的电压位准以及该第二检查结果信号的电压位准输出该至少一测试结果信号。

4、于一些实施例中，该第一移位暂存器电路包含：序列连接的多个第一正反器，用以根据该时脉信号的所述多个上升缘依次暂存该至少一测试数据信号的该数据序列的多个数据值；一第一逻辑门，用以根据所述多个第一正反器中的一第一者以及一第二者于一第一时间所暂存的数据值计算一第一计算逻辑值；一第二正反器，用以根据该时脉信号的所述多个上升缘暂存该第一计算逻辑值；以及一第二逻辑门，用以根据该第一计算逻辑值与所述多个第一正反器中的一第三者于该第一时间之后的一第二时间所暂存的数据值计算一第一验证逻辑值作为该第一检查结果信号。

5、于一些实施例中，该第二移位暂存器电路包含：序列连接的多个第三正反器，用以根据该时脉信号的所述多个下降缘依次暂存该至少一测试数据信号的该数据序列的多个数据值；一第三逻辑门，用以根据所述多个第三正反器中的一第一者以及一第二者于一第三时间所暂存的数据值计算一第二计算逻辑值；一第四正反器，用以根据该时脉信号的所述多个下降缘暂存该第二计算逻辑值；以及一第四逻辑门，用以根据该第二计算逻辑值与所述多个第三正反器中的一第三者于该第三时间之后的一第四时间所暂存的数据值计算一第二验证逻辑值作为该第二检查结果信号。

6、于一些实施例中，该至少一序列检查电路还包含：一第一闩锁电路，耦接于该第一移位暂存器电路与该输出端逻辑门之间，并用以根据一控制信号选择性地输出该第一检查结果信号至该输出端逻辑门；以及一第二闩锁电路，耦接于该第二移位暂存器电路与该输出端逻辑门之间，并用以根据该控制信号选择性地输出该第二检查结果信号至该输出端逻辑门。

7、于一些实施例中，当该第一检查结果信号与该第二检查结果信号中的至少一者具有一第一电压位准，该输出端逻辑门输出具有该第一电压位准的该至少一测试结果信号，且该处理电路根据具有该第一电压位准的该至少一测试结果信号判断该至少一信号传输路径正常运作；其中当该第一检查结果信号与该第二检查结果信号均具有不同于该第一电压位准的一第二电压位准，该输出端逻辑门输出具有该第二电压位准的该至少一测试结果信号，且该处理电路根据具有该第二电压位准的该至少一测试结果信号判断该至少一信号传输路径未正常运作。

8、于一些实施例中，当该至少一序列检查电路所产生的二个检查结果中的至少一个是正确的，该处理电路判断该至少一信号传输路径正常运作。

9、于一些实施例中，该至少一测试数据信号的该数据序列由该处理电路所包含的至少一序列产生电路产生。

10、于一些实施例中，该至少一序列产生电路为一伪随机二进位序列(psuedo randombinary sequence)产生器。

11、于一些实施例中，该半导体晶片还包含一记忆体电路，且该记忆体电路用以电性耦接于该实体层。

12、于一些实施例中，该半导体晶片还包含一中介层，且该实体层与该记忆体电路经由该中介层耦接于彼此。

13、本案的另一态样为一序列检查电路。该序列检查电路用以检查经由一实体层的一信号传输路径传输的一测试数据信号，并包含一第一移位暂存器电路、一第二移位暂存器电路以及一输出端逻辑门。该第一移位暂存器电路用以根据一时脉信号的多个上升缘对该测试数据信号的一数据序列进行第一次检查，以输出一第一检查结果信号。该第二移位暂存器电路用以根据该时脉信号的多个下降缘对该测试数据信号的该数据序列进行第二次检查，以输出一第二检查结果信号。该输出端逻辑门用以根据该第一检查结果信号的电压位准以及该第二检查结果信号的电压位准输出一测试结果信号，其中该测试结果信号用以指示该信号传输路径的运作状态。其中该时脉信号未经由该至少一信号传输路径传输。

14、于一些实施例中，该第一移位暂存器电路包含：序列连接的多个第一正反器，用以根据该时脉信号的所述多个上升缘依次暂存该测试数据信号的该数据序列的多个数据值；一第一逻辑门，用以根据所述多个第一正反器中的一第一者以及一第二者于一第一时间所暂存的数据值计算一第一计算逻辑值；一第二正反器，用以根据该时脉信号的所述多个上升缘暂存该第一计算逻辑值；以及一第二逻辑门，用以根据该第一计算逻辑值与所述多个第一正反器中的一第三者于该第一时间之后的一第二时间所暂存的数据值计算一第一验证逻辑值作为该第一检查结果信号。

15、于一些实施例中，该第一逻辑门与该第二逻辑门各自为异或(xor)门。

16、于一些实施例中，该第二移位暂存器电路包含：序列连接的多个第三正反器，用以根据该时脉信号的所述多个下降缘依次暂存该测试数据信号的该数据序列的多个数据值；一第三逻辑门，用以根据所述多个第三正反器中的一第一者以及一第二者于一第三时间所暂存的数据值计算一第二计算逻辑值；一第四正反器，用以根据该时脉信号的所述多个下降缘暂存该第二计算逻辑值；以及一第四逻辑门，用以根据该第二计算逻辑值与所述多个第三正反器中的一第三者于该第三时间之后的一第四时间所暂存的数据值计算一第二验证逻辑值作为该第二检查结果信号。

17、于一些实施例中，该第三逻辑门与该第四逻辑门各自为异或(xor)门。

18、于一些实施例中，该序列检查电路还包含：一第一闩锁电路，耦接于该第一移位暂存器电路与该输出端逻辑门之间，并用以根据一控制信号选择性地输出该第一检查结果信号至该输出端逻辑门；以及一第二闩锁电路，耦接于该第二移位暂存器电路与该输出端逻辑门之间，并用以根据该控制信号选择性地输出该第二检查结果信号至该输出端逻辑门。

19、于一些实施例中，该输出端逻辑门为与(and)门。

20、于一些实施例中，该信号传输路径包含一子逻辑电路以及一输入输出电路，该子逻辑电路用以接收至少一第一数据序列以输出一第二数据序列，且该输入输出电路用以接收该第二数据序列以输出一第三数据序列；其中该第二数据序列或该第三数据序列用以作为该测试数据信号。

21、通过序列检查电路，本揭示内容的半导体晶片可在时脉信号与测试数据信号原本匹配的时序消失的情况下建立一个适用于指令/地址实体层的数据回送式样机制，以提升可测试性设计的覆盖范围。