半导体存储器件及设计其的方法与流程

背景技术：

1、本公开涉及一种半导体存储器件，并且更特别地，涉及一种可以自适应于封装的大小而扩展存储体的容量的半导体存储器件及其设计方法。

2、近年来，半导体存储器件的存储容量不断增加。在这方面，已经进行了各种研究和开发以增加半导体存储器件的存储容量。例如，已经提出了一种以减小存储单元的大小或堆叠半导体存储器芯片的方式，来增加集成在相同面积上的存储单元的数量的方法。此外，已经提出了一种以减小用于外围电路的面积的方式，来扩展能够集成存储单元的面积的方法。

3、然而，在增加半导体存储器件的存储容量时，可能存在诸如封装的标准化大小和标准化操作条件等的限制。

技术实现思路

1、本公开提供了一种半导体存储器件及其设计方法，在该半导体器件中，存储体的容量可以自适应于封装的大小而扩展，同时满足半导体存储器件所需的(一个或更多个)操作条件。

2、根据本公开的一方面，一种半导体存储器件包括n个物理存储体，所述n个物理存储体中的每一个物理存储体被配置为全部地或部分地被包括在第一逻辑存储体或第二逻辑存储体中，并且被布置在行方向上，其中，n是大于或等于3的整数，并且其中，所述n个物理存储体在所述行方向上的相应宽度的总和与所述n个物理存储体中的每一个物理存储体在列方向上的高度的比例为不是2的倍数的实数倍。

3、根据本公开的一方面，一种设计半导体存储器件的方法包括：将第一物理存储体和第二物理存储体的第一宽度分别调整为第二宽度，并且将所述第一物理存储体和所述第二物理存储体的第一高度分别调整为第二高度，所述第一物理存储体和所述第二物理存储体在行方向上彼此相邻；在所述行方向上提供具有所述第二宽度和所述第二高度的至少一个其他物理存储体；以及调整所述第二宽度或所述第二高度中的至少一者，使得所述第一物理存储体、所述第二物理存储体和所述其他物理存储体的所述第二宽度的总和与所述第二高度的比例为不是2的倍数的实数倍，由此使所述第一物理存储体和所述第二物理存储体的容量的总和增加2的倍数。

4、根据本公开的一方面，一种半导体存储器件包括：p个物理存储体，所述p个物理存储体中的每一个物理存储体包括至少两个子存储体；p个列译码器，所述p个列译码器中的每一个列译码器通过全局输入和输出线电连接到所述p个物理存储体中的对应物理存储体，其中，所述p个列译码器的数量等于所述p个物理存储体的数量；以及q个行译码器，所述q个行译码器中的每一个行译码器被配置为激活q个逻辑存储体中的对应逻辑存储体的一条或更多条字线，其中，所述p个物理存储体中的每一个物理存储体被配置为全部地或部分地被包括在所述q个逻辑存储体中的一个逻辑存储体中，并且其中，p是为奇数的正整数，q是大于或等于2但小于p的正整数。

技术特征：

1.一种半导体存储器件，所述半导体存储器件包括n个物理存储体，所述n个物理存储体中的每一个物理存储体被配置为全部地或部分地被包括在第一逻辑存储体或第二逻辑存储体中，并且被布置在行方向上，其中，n是大于或等于3的整数，并且其中，所述n个物理存储体在所述行方向上的相应宽度的总和与所述n个物理存储体中的每一个物理存储体在列方向上的高度的比例为不是2的倍数的实数倍。

2.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：

3.根据权利要求2所述的半导体存储器件，其中，所述第一行译码器由所述n个物理存储体的字线中的第一字线至第i字线共享，并且所述第二行译码器由所述n个物理存储体的所述字线中的除所述第一字线至所述第i字线以外的其余字线共享，并且

4.根据权利要求2所述的半导体存储器件，其中，所述第一行译码器和所述第二行译码器位于所述n个物理存储体中的在所述行方向上彼此相邻的两个物理存储体之间。

5.根据权利要求2所述的半导体存储器件，其中，所述n个物理存储体中的至少一个物理存储体完全地被包括所述第一逻辑存储体中，所述n个物理存储体中的至少一个物理存储体完全地被包括所述第二逻辑存储体中，并且所述n个物理存储体中的至少一个物理存储体部分地被包括在所述第一逻辑存储体中并且部分地被包括在所述第二逻辑存储体中，

6.根据权利要求2所述的半导体存储器件，其中，所述第一行译码器和所述第二行译码器通过位于其间的来自所述n个物理存储体中的至少一个物理存储体彼此间隔开。

7.根据权利要求2所述的半导体存储器件，其中，所述第一行译码器和所述第二行译码器在与所述n个物理存储体的衬底不同的衬底上。

8.根据权利要求1所述的半导体存储器件，其中，所述n个物理存储体中的每一个物理存储体部分地被包括所述第一逻辑存储体中并且部分地被包括在所述第二逻辑存储体中。

9.根据权利要求8所述的半导体存储器件，其中，所述n个物理存储体的全局输入和输出线均由所述第一逻辑存储体和所述第二逻辑存储体共享。

10.根据权利要求8所述的半导体存储器件，其中，所述第一逻辑存储体和所述第二逻辑存储体被配置为响应于行地址而被激活。

11.根据权利要求1所述的半导体存储器件，其中，所述n个物理存储体中的至少一个物理存储体完全地被包括在所述第一逻辑存储体中，

12.根据权利要求11所述的半导体存储器件，其中，用于所述n个物理存储体中的所述其余物理存储体的全局输入和输出线由所述第一逻辑存储体和所述第二逻辑存储体共享。

13.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括多个存储体组，所述多个存储体组均包括成对的所述n个物理存储体，其中，成对的所述n个物理存储体关于在成对的所述n个物理存储体的相应第一外围电路区域之间延伸的线彼此对称，并且其中，所述相应第一外围电路区域在所述列方向上彼此相邻。

14.根据权利要求1所述的半导体存储器件，其中，所述n个物理存储体的数量为奇数，并且所述n个物理存储体中的每一个物理存储体具有相同的大小。

15.一种设计半导体存储器件的方法，所述方法包括：

16.根据权利要求15所述的方法，所述方法还包括：

17.根据权利要求16所述的方法，所述方法还包括：以第一时间间隔共享全局输入和输出线，以对分别被包括在所述不同的逻辑存储体中的所述至少两个子存储体进行访问。

18.一种半导体存储器件，所述半导体存储器件包括：

19.根据权利要求18所述的半导体存储器件，其中，所述p个物理存储体中的每一个物理存储体中所包括的所述至少两个子存储体中的沿行方向处于相同位置的子存储体被包括在所述q个逻辑存储体中的同一逻辑存储体中。

20.根据权利要求18所述的半导体存储器件，其中，所述p个物理存储体在行方向上的相应宽度的总和与所述p个物理存储体中的每一个物理存储体在列方向上的高度的比例为不是2的倍数的实数倍。

技术总结提供了一种半导体存储器件及设计其的方法。所述半导体存储器件包括n个物理存储体，所述n个物理存储体中的每一个物理存储体被配置为全部地或部分地被包括在第一逻辑存储体或第二逻辑存储体中，并且被布置在行方向上，其中，n是大于或等于3的整数，并且其中，所述n个物理存储体在所述行方向上的相应宽度的总和与所述n个物理存储体中的每一个物理存储体在列方向上的高度的比例为不是2的倍数的实数倍。技术研发人员：崔益准,金基炫,朴晟喆,金旻晙,金俊亨受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/2/25