与时钟之间的同步相关的半导体器件和半导体系统的制作方法

本公开的一些实施例涉及与时钟之间的同步相关的半导体器件和半导体系统。

背景技术：

1、最近的半导体系统利用具有比时钟频率高的频率的数据时钟来输入和输出用于高速操作的数据。通常，半导体系统通过经由将数据与通过对数据时钟的频率进行分频而生成的多个分频时钟进行对齐来输入/输出数据来实现高速操作。当数据时钟开始切换时，因为对数据时钟的频率进行分频的分频器处于亚稳态，所以分频时钟和时钟之间的同步可能变得不精确。

技术实现思路

1、根据本公开的实施例是一种半导体器件，其包括：命令脉冲生成电路，其被配置为基于测试写入命令，与分频时钟同步地生成第一命令脉冲，以及与反相分频时钟同步地生成第二命令脉冲；对齐数据生成电路，其被配置为基于第一命令脉冲以同相方式对第一内部数据进行对齐以生成第一对齐数据，以及基于第二命令脉冲以异相方式对第二内部数据进行对齐以生成第二对齐数据；以及相位检测电路，其被配置为基于第一对齐数据和第二对齐数据来确定时钟和分频时钟的同步状态。

2、根据本公开的实施例是一种半导体器件，其包括命令脉冲生成电路，其被配置为基于测试写入命令，与分频时钟同步地生成第一命令脉冲，以及与反相分频时钟同步地生成第二命令脉冲；对齐数据生成电路，其被配置为基于第一命令脉冲以同相方式对内部数据进行对齐以生成第一对齐数据，以及基于第二命令脉冲以异相方式对内部数据进行对齐以生成第二对齐数据；以及相位检测电路，其被配置为基于第一对齐数据和第二对齐数据来确定时钟和分频时钟的同步状态。

3、根据本公开的实施例是一种半导体器件，其包括：选择时钟生成电路，其被配置为基于相位选择信号从分频时钟生成选择时钟；命令脉冲生成电路，其被配置为基于测试写入命令，与选择时钟同步地生成命令脉冲；对齐数据生成电路，其被配置为基于命令脉冲对内部数据进行对齐以生成对齐数据；以及相位检测电路，其被配置为基于相位选择信号和对齐数据来确定时钟和分频时钟的同步状态。

4、根据本公开的实施例是一种半导体系统，其包括：控制器，其被配置为施加命令、时钟、数据时钟、第一数据和第二数据；以及半导体器件，其被配置为：基于用于执行测试写入操作的命令来顺序地生成时钟同步命令和测试写入命令；以对数据时钟的频率进行分频以生成分频时钟和反相分频时钟；基于与分频时钟和反相分频时钟同步地生成的第一命令脉冲和第二命令脉冲来对通过对第一数据和第二数据进行缓冲而生成的第一内部数据和第二内部数据进行对齐，以生成第一对齐数据和第二对齐数据；以及基于第一对齐数据和二对齐数据来确定时钟和分频时钟的同步状态。

5、根据本公开的实施例是一种半导体系统，其包括：控制器，其被配置为施加命令、时钟、数据时钟和数据；以及半导体器件，其被配置为基于用于执行测试写入操作的命令顺序地生成时钟同步命令和测试写入命令；以对数据时钟的频率进行分频以生成分频时钟和反相分频时钟；基于与分频时钟和反相分频时钟同步地生成的第一命令脉冲和第二命令脉冲，对通过对数据进行缓冲而生成的内部数据进行对齐，以生成第一对齐数据和第二对齐数据；以及基于第一对齐数据和第二对齐数据来确定时钟和分频时钟的同步状态。

6、根据本公开的实施例是一种半导体系统，其包括：控制器，其被配置为施加命令、时钟、数据时钟和数据；以及半导体器件，其被配置为基于用于执行测试写入操作的命令顺序地生成时钟同步命令和测试写入命令；以对数据时钟的频率进行分频以生成分频时钟，以基于相位选择信号将分频时钟或反相分频时钟作为选择时钟输出；基于与选择时钟同步地生成的命令脉冲，对通过对数据进行缓冲而生成的内部数据进行对齐，以生成对齐数据，以及基于相位选择信号和对齐数据来确定时钟和分频时钟的同步状态。

技术特征：

1.一种半导体器件，包括：

2.根据权利要求1所述的半导体器件，还包括命令解码器，所述命令解码器顺序地生成时钟同步命令和所述测试写入命令，以执行测试写入操作。

3.根据权利要求1所述的半导体器件，还包括分频时钟生成电路，所述分频时钟生成电路对所述时钟的频率进行分频，以生成所述分频时钟和所述反相分频时钟。

4.根据权利要求1所述的半导体器件，还包括数据缓冲器，所述数据缓冲器：对生成为与数据图案相同的第一数据进行缓冲以生成所述第一内部数据，以及对生成为与所述数据图案相同的第二数据进行缓冲以生成所述第二内部数据。

5.根据权利要求1所述的半导体器件，其中，所述命令脉冲生成电路包括：

6.根据权利要求1所述的半导体器件，其中，所述对齐数据生成电路包括：

7.根据权利要求1所述的半导体器件，其中，所述相位检测电路：在所述第一对齐数据被设置为与数据图案同相以及所述第二对齐数据没有被设置为与所述数据图案异相时，确定所述时钟和所述分频时钟以同相方式同步。

8.根据权利要求1所述的半导体器件，其中，所述相位检测电路：在所述第一对齐数据没有被设置为与数据图案同相以及所述第二对齐数据被设置为与所述数据图案异相时，确定所述时钟和所述分频时钟以异相方式同步。

9.根据权利要求1所述的半导体器件，其中，所述相位检测电路：在所述第一对齐数据被设置为与数据图案同相以及所述第二对齐数据被设置为与所述数据图案异相时，确定所述时钟和所述分频时钟同步失败。

10.根据权利要求1所述的半导体器件，其中，所述相位检测电路：在所述第一对齐数据没有被设置为与数据图案同相以及所述第二对齐数据没有被设置为与所述数据图案异相时，确定所述时钟和所述分频时钟同步失败。

11.一种半导体器件，包括：

12.根据权利要求11所述的半导体器件，还包括数据缓冲器，所述数据缓冲器对生成为与数据图案相同的数据进行缓冲以生成所述内部数据。

13.根据权利要求11所述的半导体器件，其中，所述对齐数据生成电路包括：

14.一种半导体器件，包括：

15.根据权利要求14所述的半导体器件，

16.根据权利要求14所述的半导体器件，其中，所述选择时钟生成电路：在测试写入操作中基于所述相位选择信号输出所述分频时钟作为所述选择时钟，以及在所述测试写入操作中基于所述相位选择信号，将所述分频时钟反相以输出反相分频时钟作为所述选择时钟。

17.根据权利要求14所述的半导体器件，其中，所述命令脉冲生成电路：

18.根据权利要求14所述的半导体器件，其中，所述对齐数据生成电路：

19.一种半导体系统，包括：

20.一种半导体系统，包括：

21.一种半导体系统，包括：

技术总结本公开涉及与时钟之间的同步相关的半导体器件和半导体系统。半导体器件包括：命令脉冲生成电路，其被配置为基于测试写入命令，与分频时钟同步地生成第一命令脉冲，以及与反相分频时钟同步地生成第二命令脉冲。该半导体器件还包括对齐数据生成电路，其被配置为基于第一命令脉冲以同相方式对第一内部数据进行对齐以生成第一对齐数据，以及基于第二命令脉冲以异相方式对第二内部数据进行对齐以生成第二对齐数据。该半导体器件还包括相位检测电路，其被配置为基于第一对齐数据和第二对齐数据来确定时钟和分频时钟的同步状态。技术研发人员：黄奎栋,尹相植受保护的技术使用者：爱思开海力士有限公司技术研发日：技术公布日：2024/2/25