时钟生成电路及使用其的半导体装置的制作方法

本公开涉及集成电路技术，更具体地涉及时钟生成电路及使用时钟生成电路的半导体装置。

背景技术：

1、电子设备包括许多电子组件，其中计算机系统可以包括均由半导体制成的许多半导体装置。构成计算机系统的半导体装置可以通过发送和接收时钟信号和数据而彼此通信。半导体装置可以与时钟信号同步地执行数据通信。半导体装置可以从接收的系统时钟信号生成内部时钟信号以将系统时钟信号与数据进行同步以及向数据电路提供内部时钟信号。数据电路可以与内部时钟信号同步地向另一半导体装置输出数据。半导体装置可以包括时钟分配网络以及向数据电路分配内部时钟信号。随着计算机系统的操作速度提高，系统时钟信号的频率提高，并且半导体装置可以从具有高的频率的系统时钟信号生成具有较低频率的内部时钟信号以执行稳定的操作。半导体装置可以包括用于通过对系统时钟信号进行分频而生成具有较低频率的内部时钟信号的时钟分频电路。为了半导体装置的操作可靠性，时钟分频电路生成与系统时钟信号的上升沿或下降沿同步的内部时钟信号。

技术实现思路

1、根据本公开的一个实施例的时钟生成电路可以包括第一分频电路、内部电路、第二分频电路和使能控制电路。所述第一分频电路可以被配置为通过对时钟信号进行分频而生成第一组内部时钟信号。所述内部电路可以被配置为基于使能信号通过延迟所述时钟信号而生成延迟时钟信号。所述第二分频电路可以被配置为通过对所述延迟时钟信号进行分频而生成第二组内部时钟信号。所述使能控制电路可以被配置为基于所述第一组内部时钟信号中的一个内部时钟信号来生成所述使能信号。

2、根据本公开的一个实施例的时钟生成电路可以包括第一分频电路、缓冲电路、延迟锁相环电路、第二分频电路和使能控制电路。所述第一分频电路可以被配置为通过对时钟信号进行分频而生成第一组内部时钟信号。所述缓冲电路可以被配置为基于使能信号缓冲所述时钟信号。所述延迟锁相环电路可以被配置为通过延迟所述缓冲电路的输出信号而生成延迟时钟信号。所述第二分频电路可以被配置为通过对所述延迟时钟信号进行分频而生成第二组内部时钟信号。所述使能控制电路可以被配置为基于所述第一组内部时钟信号中的一个和延迟锁相环复位信号生成所述使能信号。

3、根据本公开的一个实施例的半导体装置可以包括第一分频电路、命令路径电路、时钟路径电路、第二分频电路和命令同步电路。所述第一分频电路可以被配置为通过对时钟信号进行分频而生成第一组内部时钟信号。所述命令路径电路可以被配置为：通过将命令信号与所述第一组内部时钟信号中的至少一个进行同步而生成内部命令信号，以及通过延迟所述内部命令信号而生成延迟命令信号。所述时钟路径电路可以基于所述第一组内部时钟信号中的一个内部时钟信号而被激活，以及被配置为通过延迟所述时钟信号的相位而生成延迟时钟信号。所述第二分频电路可以被配置为通过对所述延迟时钟信号进行分频而生成第二组内部时钟信号。所述命令同步电路可以被配置为通过将所述延迟命令信号与所述第二组内部时钟信号中的至少一个进行同步而生成内部控制信号。

技术特征：

1.一种时钟生成电路，包括：

2.根据权利要求1所述的时钟生成电路，其中，所述内部电路包括：

3.根据权利要求1所述的时钟生成电路，其中，所述使能控制电路：基于所述第一组内部时钟信号中的具有最滞后的相位的内部时钟信号来生成所述使能信号。

4.根据权利要求1所述的时钟生成电路，其中，所述第一组内部时钟信号包括顺序地具有90°的相位差的第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号，以及

5.根据权利要求1所述的时钟生成电路，其中，所述第二分频电路基于所述使能信号而被激活。

6.一种时钟生成电路，包括：

7.根据权利要求6所述的时钟生成电路，其中，所述延迟锁相环电路基于所述延迟锁相环复位信号而被激活。

8.根据权利要求6所述的时钟生成电路，其中，所述延迟锁相环电路包括：

9.根据权利要求6所述的时钟生成电路，其中，所述第二分频电路基于所述使能信号而被激活。

10.根据权利要求6所述的时钟生成电路，其中，所述使能控制电路基于所述第一组内部时钟信号中的具有最滞后的相位的内部时钟信号来生成所述使能信号。

11.根据权利要求6所述的时钟生成电路，其中，所述使能控制电路与所述第一组内部时钟信号中的具有最滞后的相位的内部时钟信号的上升沿同步地输出所述延迟锁相环复位信号作为所述使能信号。

12.根据权利要求6所述的时钟生成电路，其中，所述第一组内部时钟信号包括顺序地具有90°的相位差的第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号，以及

13.一种半导体装置，包括：

14.根据权利要求13所述的半导体装置，其中，所述命令路径电路包括：

15.根据权利要求13所述的半导体装置，其中，所述时钟路径电路基于所述第一组内部时钟信号中的具有最滞后的相位的内部时钟信号而被激活。

16.根据权利要求13所述的半导体装置，其中，所述第一组内部时钟信号包括顺序地具有90°的相位差的第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号，以及

17.根据权利要求13所述的半导体装置，其中，所述第二分频电路基于所述第一组内部时钟信号中的具有最滞后的相位的内部时钟信号而被激活。

18.根据权利要求13所述的半导体装置，还包括：

19.根据权利要求18所述的半导体装置，其中，所述时钟路径电路包括：

20.根据权利要求18所述的半导体装置，其中，所述第二分频电路基于所述使能信号而被激活。

技术总结本公开涉及一种时钟生成电路及使用其的半导体装置。时钟生成电路包括：第一分频电路和第二分频电路。第一分频电路被配置为通过对时钟信号进行分频而生成第一组内部时钟信号。第二分频电路被配置为通过对延迟时钟信号进行分频而生成第二组内部时钟信号，延迟时钟信号通过内部电路延迟时钟信号而生成。第二分频电路的操作时序可以基于通过第一分频电路生成的第一组内部时钟信号中的一个进行调整。技术研发人员：朴奎泰,安荣在受保护的技术使用者：爱思开海力士有限公司技术研发日：技术公布日：2024/3/4