用于自选择存储器的级联感测放大器的制作方法

本文中公开的至少一些实施例大体上涉及操作存储器阵列，且更特定来说(但不限于)，用于自选择存储器的级联感测放大器。

背景技术：

1、存储器装置广泛用于在例如计算机、无线通信装置、相机、数字显示器及类似物的各种电子装置中存储信息。信息通过对存储器装置的不同状态进行编程来存储。举例来说，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于两种状态。为了存取存储信息，电子装置的组件可读取或感测存储器装置中的所存储状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。

2、存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器、相变存储器(pcm)等等。存储器装置可为易失性或非易失性的。非易失性存储器单元即使在缺少外部电源的情况下也可长时间维持其存储的逻辑状态。易失性存储器单元可能会随时间推移而失去其所存储状态，除非其由外部电源周期性刷新。

3、在一个实例中，读取一组数据(例如码字、页面)通过确定存储所述一组数据的存储器单元的读取电压(例如，阈值电压的经估计中值)来实行。在一些情况下，存储器装置可包含布置成3d架构的pcm单元阵列，所述3d架构例如用以存储所述一组数据的交叉点架构。在此类架构中，电阻存储器元件被放置在字线与位线的交叉点处。多个此类交叉点阵列可经堆叠以形成高密度存储器。

4、交叉点架构中的pcm单元可表示与第一组阈值电压相关联的第一逻辑状态(例如逻辑1、置位(set)状态)或与第二组阈值电压相关联的第二逻辑状态(例如逻辑0、复位(reset)状态)。在一些情况下，数据可使用编码(例如，错误校正编码(ecc))来存储以从存储于存储器单元中的数据中的错误恢复数据。

5、针对电阻可变存储器单元(例如pcm单元)，可设置数种状态(例如电阻状态)中的一者。举例来说，单电平单元(slc)可经编程到两种状态(例如逻辑1或0)中的一者，这可取决于单元是被编程到高于特定电平的电阻还是低于特定电平的电阻。作为额外实例，各种电阻可变存储器单元可经编程到对应于多种数据状态的多种不同状态中的一者，例如10、01、00、11、111、101、100、1010、1111、0101、0001等。此类单元可称为多状态单元、多数字单元及/或多电平单元(mlc)。

6、电阻可变存储器单元的状态可通过感测响应于所施加询问电压而通过单元的电流来确定(例如，读取)。基于单元的电阻而改变的感测到的电流可指示单元的状态(例如，由单元存储的二进制数据)。经编程电阻可变存储器单元的电阻可随时间推移而漂移(例如，移位)。电阻漂移可导致错误地感测电阻可变存储器单元(例如，确定单元处于不同于其被编程到的状态的状态中，以及其它问题)。

7、举例来说，pcm单元可经编程到复位状态(非晶态)或置位状态(晶态)。复位脉冲(例如，用于将单元编程到复位状态的脉冲)可包含相对高电流脉冲，其经施加于单元达相对短时间段使得单元的相变材料熔化且快速冷却，从而导致相对少量的结晶化。相反地，置位脉冲(例如，用于将单元编程到置位状态的脉冲)可包含相对较低电流脉冲，其经施加于单元达相对较长时间间隔且具有较慢淬火速度，这导致相变材料的结晶化增加。

8、自选择存储器单元可存储由自选择存储器单元的不同阈值电压表示的一或多个数据位。编程脉冲可经改变以通过修改在其期间跨自选择存储器单元维持固定电压电平或固定电流电平的一或多个持续时间来建立不同阈值电压。

技术实现思路

1、在一方面中，本公开提供一种存储器电路，其包括：感测电路系统，其通过地址解码器连接到存储器单元；预充电电路系统，其经配置以在预充电阶段期间连接到所述感测电路系统且在紧接在所述预充电阶段之后的感测阶段期间至少部分与所述感测电路系统断开连接；及参考电压，其被提供到所述预充电电路系统，其中所述参考电压通过在所述预充电阶段期间使从所述预充电电路系统流动的电流与从所述感测电路系统流动的电流镜像而被镜像到所述存储器单元。

2、在另一方面中，本公开提供一种存储器电路，其包括：感测电路系统，其通过地址解码器连接到存储器单元，所述感测电路系统包括：第一pmos晶体管，其具有连接到高供应电压的源极及连接到第一nmos晶体管的漏极的漏极，且所述第一nmos晶体管的源极连接到所述地址解码器；及预充电电路系统，其经配置以在预充电阶段期间连接到所述感测电路系统且在紧接在所述预充电阶段之后的感测阶段期间至少部分与所述感测电路系统断开连接，所述预充电电路系统包括：第二pmos晶体管，其具有在所述预充电阶段期间连接到所述高供应电压的源极及连接到所述第一pmos晶体管的栅极的栅极，所述第二pmos晶体管在大小方面与所述第一pmos晶体管对称；第二nmos晶体管，其具有在所述预充电阶段期间连接到所述第二pmos晶体管的漏极的漏极及耦合到所述第一nmos晶体管的栅极的栅极，所述第二nmos晶体管在大小方面与所述第一nmos晶体管对称；及加载电路系统，其复制连接于所述第二nmos晶体管的源极与参考电压之间的所述地址解码器，其中所述参考电压通过在所述预充电阶段期间使从所述预充电电路系统流动的电流与从所述感测电路系统流动的电流镜像而被镜像到所述存储器单元。

3、在又一方面中，本公开提供一种方法，其包括：将预充电电路系统连接到感测电路系统，所述感测电路系统通过地址解码器连接到存储器单元；将参考电压提供到所述预充电电路系统的负载电路系统，所述负载电路系统复制所述地址解码器；通过使从所述预充电电路系统流动的电流与从所述感测电路系统流动的电流镜像来将所述存储器单元预充电到所述参考电压；及在所述预充电电路系统至少部分与所述感测电路系统断开连接之后感测所述存储器单元。

技术特征：

1.一种存储器电路，其包括：

2.根据权利要求1所述的存储器电路，其中所述感测电路系统包括第一pmos晶体管，所述第一pmos晶体管具有连接到高供应电压的源极及连接到第一nmos晶体管的漏极的漏极，且所述第一nmos晶体管的源极连接到所述地址解码器。

3.根据权利要求2所述的存储器电路，其中所述第一pmos晶体管的栅极与所述漏极在所述预充电阶段期间连接。

4.根据权利要求2所述的存储器电路，其中所述感测电路系统在所述pmos晶体管的所述漏极处提供输出电压，所述输出电压反映所述存储器单元的状态。

5.根据权利要求2所述的存储器电路，其进一步包括第三pmos晶体管，所述第三pmos晶体管具有连接到所述高供应电压的源极及连接所述第一pmos晶体管的所述漏极的漏极，其中所述第三pmos晶体管在所述预充电阶段期间关断且在所述感测阶段期间接通。

6.根据权利要求2所述的存储器电路，其中所述预充电电路系统包括：

7.根据权利要求6所述的存储器电路，其中所述加载电路系统复制所述地址解码器及连接到所述地址解码器的多个位线中的一者。

8.根据权利要求6所述的存储器电路，其中所述第二nmos晶体管的所述栅极与漏极被连接。

9.根据权利要求6所述的存储器电路，其进一步包括：

10.根据权利要求6所述的存储器电路，其进一步包括：

技术总结本公开涉及用于自选择存储器的级联感测放大器。用于操作存储器的系统及方法包含：感测电路系统，其通过地址解码器连接到存储器单元；预充电电路系统，其经配置以在预充电阶段期间连接到所述感测电路系统且在紧接在所述预充电阶段之后的感测阶段期间至少部分与所述感测电路系统断开连接；及参考电压，其被提供到所述预充电电路系统，其中所述参考电压通过在所述预充电阶段期间使从所述预充电电路系统流动的电流与从所述感测电路系统流动的电流镜像而被镜像到所述存储器单元。技术研发人员：U·迪温琴佐,F·贝代斯基,M·M·文图里尼,C·帕拉泰拉受保护的技术使用者：美光科技公司技术研发日：技术公布日：2024/3/4