计数电路及存储器的制作方法

本技术涉及存储器技术，尤其涉及一种计数电路及存储器。

背景技术：

1、伴随存储器技术的发展，存储器被广泛应用在多种领域，比如，动态随机存取存储器(dynamic random access memory，简称dram)的使用非常广泛。

2、实际应用中，存储器通常需要具备最大计数功能，以支持存储器的工作。比如，集成电路设计中错误检查与清除(简称ecs)中进行行错误计数(error per row counter，简称eprc)时，需要根据多次的错误计数结果，始终输出错误数最大的结果。因此，需要提供一种计数电路来实现上述计数功能。

技术实现思路

1、本技术的实施例提供一种计数电路及存储器。

2、根据一些实施例，本技术第一方面提供一种计数电路，包括：计数模块，用于在计数值超过预定阈值时，输出所述计数值；译码模块，耦接于所述计数模块，用于对所述计数值进行译码，获得所述计数值对应的译码信息；其中，所述译码信息表征所述计数值所在的数值区间；比较模块，耦接于所述译码模块，用于将所述译码信息和历史最大译码信息进行比较，锁存并输出当前最大的译码信息。

3、在一些实施例中，所述译码信息为多位二进制数，所述译码信息的不同位对应不同的数值区间，高位对应的数值区间大于低位对应的数值区间。

4、在一些实施例中，所述译码信息中仅有一位的值为1，表征所述译码信息对应的计数值位于该位对应的数值区间内。

5、在一些实施例中，所述比较模块包括：比较单元和第一锁存单元；所述比较单元的第一输入端与所述译码模块连接，所述比较单元的第二输入端与所述第一锁存单元的输出端连接，所述比较单元用于将所述译码信息和所述第一锁存单元输出的历史最大译码信息进行比较，并根据比较结果输出使能信号；所述第一锁存单元的输入端与所述译码模块连接，所述第一锁存单元的使能端与所述比较单元的输出端连接，所述第一锁存单元用于响应于所述使能信号锁存并输出当前最大的译码信息。

6、在一些实施例中，所述比较单元，用于在所述译码信息大于所述第一锁存单元输出的历史最大译码信息时，输出有效的使能信号，以及在所述译码信息不大于所述第一锁存单元输出的历史最大译码信息时，输出无效的使能信号；所述第一锁存单元用于响应于所述有效的使能信号，锁存并输出所述译码模块输出的译码信息，以及响应于所述无效的使能信号，维持输出历史最大译码信息。

7、在一些实施例中，所述比较单元包括：多个比较子单元和输出单元；其中，所述多个比较子单元与所述译码信息的各个位一一对应；每个所述比较子单元接收所述译码信息中对应的位信号和对应的特征信号，并用于根据所述位信号与所述特征信号的比较结果，输出结果信号；其中，所述特征信号的值表征所述历史最大译码信息中是否存在值为1且不低于所述比较子单元对应位的比特位；所述输出单元，用于根据每个所述比较子单元输出的结果信号，确定输出有效或无效的使能信号。

8、在一些实施例中，所述输出单元，具体用于若任一比较子单元输出的结果信号为第一值，则输出有效的使能信号；其中，所述第一值表征所述比较子单元接收的所述译码信息中对应的位信号的值为1且所述历史最大译码信息中不低于该位的比特位的值均为0。

9、在一些实施例中，每个所述比较子单元包括：第一非门和第一或非门；所述第一非门的输入端接收所述译码信息中对应的位信号，所述第一非门的输出端连接至所述第一或非门的第一输入端；所述第一或非门的第二输入端接收所述比较子单元对应的特征信号，所述第一或非门的输出端连接至所述输出单元。

10、在一些实施例中，每个比较子单元对应的特征信号的数量为一个。

11、在一些实施例中，每个所述比较子单元还包括：第一信号生成单元；所述第一信号生成单元的输入端接收所述历史最大译码信息中不低于所述比较子单元对应位的所有比特位信号，所述第一信号生成单元用于在接收到的任意一个所述比特位信号的值为1时，输出值为1的特征信号。

12、在一些实施例中，所述第一信号生成单元包括：至少一个第一生成子单元；每个所述第一生成子单元包括：第二或非门和第二非门；所述第二或非门的输入端作为所述第一生成子单元的输入端，所述第二非门的输出端作为所述第一生成子单元的输出端，所述第二或非门的输出端与所述第二非门的输入端连接；每个第一生成子单元的输入端连接所述历史最大译码信息中不低于所述比较子单元对应位的部分比特位或者全部比特位，所有第一生成子单元连接的比特位的组合结果为所述历史最大译码信息中不低于所述比较子单元对应位的所有比特位；除首个以外的每个第一生成子单元连接上一级第一生成子单元的输出端，最后一级第一生成子单元输出所述特征信号。

13、在一些实施例中，至少一个比较子单元对应的特征信号的数量为多个。

14、在一些实施例中，所述比较单元还包括第二信号生成单元；所述第二信号生成单元，用于根据所述历史最大译码信息中是否存在值为1且不低于预定位的比特位，输出相应的特征信号。

15、在一些实施例中，所述多个比较子单元包括第一比较子单元和第二比较子单元；所述第一比较子单元对应的特征信号包括所述历史最大译码信息中不低于所述第一比较子单元对应的位的所有位信号；所述第二比较子单元对应的特征信号包括所述第二信号生成单元输出的信号，所述预定位为所述译码信息中所述第二比较子单元对应的位。

16、在一些实施例中，所述多个比较子单元还包括：第三比较子单元；所述第三比较子单元对应的特征信号包括所述第二信号生成单元输出的信号和所述历史最大译码信息中对应所述第三比较子单元的位信号，所述预定位为所述译码信息中所述第三比较子单元对应的位的相邻高位。

17、在一些实施例中，所述输出单元包括：多个第四或非门和第一与非门；每个第四或非门的输入端分别与所述译码信息的相邻位对应的比较子单元的输出端连接，每个所述第四或非门的输出端连接至所述第一与非门的输入端，所述第一与非门的输出端输出所述使能信号。

18、在一些实施例中，所述第一锁存单元包括：第一锁存器；所述第一锁存器的输入端与所述译码模块连接，所述第一锁存器的使能端与所述比较单元的输出端连接，所述第一锁存器的输出端与所述比较单元的第二输入端连接。

19、在一些实施例中，所述译码模块包括独热译码器。

20、在一些实施例中，所述计数值为行错误数，所述历史最大译码信息为历史最大行错误数对应的译码信息。

21、在一些实施例中，所述译码信息为六位二进制数。

22、在一些实施例中，所述电路还包括：地址模块；所述比较模块还包括：第二锁存单元；所述地址模块，用于输出所述计数值对应的地址信息；所述第二锁存单元的输入端与所述地址模块连接，所述第二锁存单元的使能端与所述比较单元的输出端连接，所述第二锁存单元用于响应于所述有效的使能信号，输出所述地址模块输出的地址信息；以及，响应于所述无效的使能信号，维持历史最大行错误数对应的地址信息。

23、在一些实施例中，所述地址信息包括存储组地址、存储体地址和行地址。

24、根据一些实施例，本技术第二方面提供一种存储器，包括：模式寄存器以及如前所述的计数电路；其中，所述模式寄存器，耦接于所述计数电路，用于保存所述计数电路输出的最大译码信息。

25、本技术实施例提供的计数电路及存储器中，计数模块在计数值超过预定阈值时输出计数值，译码模块对计数模块输出的计数值进行译码，获得表征计数值所在的数值区间的译码信息，比较模块将所述译码信息和历史最大译码信息进行比较，锁存并输出当前最大的译码信息。上述方案中，译码模块先对当前的计数值进行译码，比较模块通过比较当前计数值对应的译码信息和历史最大计数值对应的译码信息，即历史最大译码信息，实现始终输出最大结果的计数功能。上述计数电路能够很好地适用于需要保持输出最大结果的计数场景，比如行错误计数场景。