具有校验子产生器的半导体装置的制作方法

本公开涉及具有校验子产生器的半导体装置。

背景技术：

1、在例如dram(动态随机存取存储器)的半导体存储器装置的制造过程中，存在执行操作测试以确定每一地址是否可正常存取的情况。在操作测试中，测试读取数据被压缩在半导体存储器装置内以减少测试时间。然而，当提供专用总线或处理电路来传送通过测试读取数据的压缩产生的故障数据时，芯片大小变得更大。

技术实现思路

1、一方面，本公开提供一种设备，其包括：存储器单元阵列；i/o端子，其在正常操作中经供应有原始写入数据；压缩逻辑电路，其经配置以基于从所述存储器单元阵列读取的测试读取数据而在测试操作中产生经压缩测试数据；及校验子产生器，其经配置以基于所述正常操作中的所述原始写入数据来产生第一校验子，且基于所述测试操作中的所述经压缩测试数据来产生第二校验子。

2、另一方面，本公开提供一种设备，其包括：存储器单元阵列；第一电路，其包含经配置以产生校验子的校验子产生器；第二电路，其包含经配置以产生经压缩测试数据的压缩逻辑电路；数据总线，其耦合在所述第一电路与所述第二电路之间；及控制电路，其中，在测试操作中，所述控制电路经配置以：控制所述第一电路经由所述数据总线将从所述存储器单元阵列读取的测试读取数据传送到所述第二电路；控制所述第二电路通过将所述测试读取数据输入到所述压缩逻辑电路来产生所述经压缩测试数据；控制所述第二电路经由所述数据总线将所述经压缩测试数据传送到所述第一电路；以及控制所述第一电路通过将所述经压缩测试数据输入到所述校验子产生器来产生所述校验子。

3、又一方面，本公开提供一种设备，其包括：多个存储体，其包含第一及第二存储体；i/o电路，其包含压缩逻辑电路；缓冲电路，其耦合在所述多个存储体与所述i/o电路之间；及第一及第二数据总线，其并联耦合在所述i/o电路与所述缓冲电路之间，其中在对应于读取操作的正常操作中，所述缓冲电路经配置以通过使用所述第一及第二数据总线中的所选择的一者将从所述第一存储体读取的读取数据传送到所述i/o电路，其中，在对应于写入操作的所述正常操作中，所述i/o电路经配置以通过使用所述第一及第二数据总线中的所选择的一者将写入数据传送到所述缓冲电路，且所述缓冲电路经配置以将所述写入数据传送到所述第一存储体，且其中，在测试操作中，所述缓冲电路经配置以通过分别使用所述第一数据总线及所述第二数据总线，将分别从所述第一存储体及所述第二存储体读取的第一测试数据及第二测试数据传送到所述i/o电路，所述压缩逻辑电路经配置以分别基于所述第一测试数据及所述第二测试数据产生第一经压缩测试数据及第二经压缩测试数据，且所述i/o电路经配置以分别使用所述第一数据总线及所述第二数据总线将所述第一经压缩测试数据及所述第二经压缩测试数据传送到所述缓冲电路。

技术特征：

1.一种设备，其包括：

2.根据权利要求1所述的设备，其中在对应于写入操作的所述正常操作中，将通过使用所述第一校验子来校正所述原始写入数据而获得的经校正写入数据写入在所述存储器单元阵列中。

3.根据权利要求1所述的设备，其中在所述测试操作中从所述i/o端子输出所述第二校验子。

4.根据权利要求2所述的设备，其进一步包括数据总线，

5.根据权利要求4所述的设备，其中在所述测试操作中，所述测试读取数据经由所述数据总线从所述存储器单元阵列传送到所述压缩逻辑电路。

6.根据权利要求5所述的设备，其中在所述测试操作中，所述经压缩测试数据经由所述数据总线从所述压缩逻辑电路传送到所述校验子产生器。

7.根据权利要求6所述的设备，其中在对应于读取操作的所述正常操作中，从所述存储器单元阵列读取的读取数据经由所述数据总线从所述存储器单元阵列传送到所述i/o端子。

8.根据权利要求6所述的设备，

9.根据权利要求8所述的设备，其中在所述测试操作中，所述测试读取数据经由所述第一及第二数据总线同时传送到所述压缩逻辑电路。

10.根据权利要求9所述的设备，其中在所述测试操作中，所述经压缩测试数据经由所述第一及第二数据总线从所述压缩逻辑电路同时传送到所述校验子产生器。

11.一种设备，其包括：

12.根据权利要求11所述的设备，

13.根据权利要求12所述的设备，其中所述校验子经由所述多个数据i/o端子中的一者串行输出到外部。

14.根据权利要求12所述的设备，

15.根据权利要求14所述的设备，其中，在对应于读取操作的所述正常操作中，所述控制电路经配置以：

16.根据权利要求15所述的设备，

17.根据权利要求16所述的设备，其中在所述测试操作中同时使用所述第一及第二数据总线两者。

18.一种设备，其包括：

19.根据权利要求18所述的设备，

20.根据权利要求19所述的设备，其中所述校验子产生器经配置以基于所述测试操作中的所述第一及第二经压缩测试数据来产生第二校验子。

技术总结本公开涉及具有校验子产生器的半导体装置。一种设备，其包含：存储器单元阵列；I/O端子，其在正常操作中经供应有原始写入数据；压缩逻辑电路，其经配置以基于从所述存储器单元阵列读取的测试读取数据而在测试操作中产生经压缩测试数据；及校验子产生器，其经配置以基于所述正常操作中的所述原始写入数据来产生第一校验子，且基于所述测试操作中的所述经压缩测试数据来产生第二校验子。技术研发人员：足立坚也,中西琢也受保护的技术使用者：美光科技公司技术研发日：技术公布日：2024/2/29