闪存的控制栅线驱动电路的制作方法

本发明涉及一种半导体集成电路，特别是涉及一种闪存的控制栅线驱动电路。

背景技术：

1、如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；现有闪存包括多个存储单元101，由多个所述存储单元101组成阵列单元301，由多个所述阵列单元301排列形成闪存的阵列结构。

2、各所述存储单元101都采用分离栅浮栅器件。

3、如图2所示，所述分离栅浮栅器件包括：源区205和漏区206，位于所述源区205和所述漏区206之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

4、所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

5、所述分离栅浮栅器件为n型器件，所述源区205和所述漏区206都由n+区组成。

6、p型掺杂的沟道区位于所述源区205和所述漏区206之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述源区205和所述漏区206都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述源区205和所述漏区206之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。

7、所述存储单元101的所述漏区206连接到漏极d。

8、所述存储单元101的所述源区205连接源极s。

9、各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

10、各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

11、所述控制栅105连接到控制栅线cg，图1中，以所述存储单元101的两个所述第一栅极结构的所述控制栅104都连接到同一根所述控制栅线cg为例进行说明；所述字线栅106连接到字线wl。

12、对所述存储单元101进行擦除(erase)时：

13、所述控制栅线cg接负擦除电压。

14、所述字线wl接正擦除电压。

15、所述漏极d和所述源极s都接0v。

16、所述负擦除电压和所述正擦除电压的电压差使各所述浮栅104中的存储电荷被擦除。

17、对所述存储单元101的所述存储单元101进行编程(program)时：

18、所述控制栅线cg接正编程电压。正编程电压可以等于正擦除电压，也能大于正擦除电压。

19、所述字线wl接第二正电压，所述第二正电压大于等于所述第二栅极结构103所具有的第三阈值电压。

20、所述源极s接第三正电压。

21、所述漏极d接编程电流；所述第三正电压大于所述第二正电压，所述正擦除电压大于所述第三正电压。

22、对所述存储单元101进行读取(read)时：

23、所述控制栅线cg接0v。

24、所述字线wl接第四正电压。

25、所述源极s接0v。

26、所述漏极d会形成读取电流。

27、表一中给出了现有存储器中对所述存储单元101进行操作时的具体参数：

28、表一

29、 操作 cg(v) wl(v) s(v) d 编程 8 1.5 5 idp 擦除 -7 8 0 0 读取 0 2.5 0 i

30、表一中，所述负擦除电压等于-7v，所述正擦除电压等于8v；所述第二正电压等于1.5v，所述第三正电压等于5v，idp表示编程电流；所述第四正电压等于2.5v，i表示所述漏极d输出的读取电流。

31、所述闪存中，所述存储单元101会排列形成阵列结构，所述阵列结构中，同一行的所述存储单元101的相同行的所述第一栅极结构的所述控制栅105会连接到同一行的所述控制栅线cg。

32、在对所述闪存进行操作时，需要为所述控制栅线cg提供操作电压，如表一中所示的8v，-7v和0v，这是通过译码电路实现的。

33、如图3所示，是现有译码电路的电路结构框图；如图4所示，是现有译码电路的驱动电路的电路图；现有译码电路包括逻辑译码电路1、电平移位电路2和驱动电路3。

34、所述逻辑译码电路1的电源端连接电源电压vdd。

35、所述逻辑译码电路1的输入端对输入的信号如地址信号进行译码形成第一译码信号，所述第一译码信号的高电平为所述电源电压vdd。所述逻辑译码电路1主要是通过逻辑运算得到所述第一译码信号，不会进行电平转换。故所述第一译码信号并不能直接作为选择操作区域的选择信号。

36、正如前面所描述的那样，在对所述闪存进行操作时，所述控制栅线cg所需要的操作电压包括正高压和负高压，故还需采用所述电平移位电路2对所述第一译码信号进行电平移位。

37、所述电平移位电路2的电源端连接控制栅正电源电压vcgb，接地端会连接控制栅负电源电压vneg。vcgb如表一中的8v，而vneg的值能为表一中的-7v。

38、所述电平移位电路2通常包括两个差分输入端，分别连接所述第一译码信号以及所述第一译码信号的反相信号。

39、所述电平移位电路2则包括两个输出端，分别输出第一选择反相信号selbh以及第一选择信号selh，所述第一选择反相信号selbh和所述第一选择信号selh互为反相且高电平都为所述控制栅正电源电压vcgb，所述第一选择反相信号selbh和所述第一选择信号selh的低电平都为所述控制栅负电源电压vneg。

40、通常，所述电平移位电路2通常包括两级电平移位子单元来实现所述第一选择反相信号selbh以及第一选择信号selh的输出，本技术中不详细描述。

41、所述驱动电路3的电源端会连接控制栅线输入电压xpcg<m：0>，通常，依次操作会同时对多行所述控制栅线cg进行加电压，控制栅线输入电压xpcg<m：0>表示一次能同时实现对m+1行的所述控制栅线cg加电压，且每一行所加的电压能根据实际的所述存储单元101以及对应的存储位是否选定来确定。控制栅线输入电压xpcg<m：0>的各位的取值包括高电平对应的值和低电平对应的值，例如：根据表一的数据，进行编程时，如果控制栅线输入电压xpcg<m：0>中第k位对应的所述存储位需要编程，图1中所述存储单元101是以两个存储位同时编程为例，故第k位值需要取8v的高电平并在编程时会加到所对应的所述控制栅线cg上，这样所对应的所述存储位会被编程；而如果控制栅线输入电压xpcg<m：0>中第k+1位对应的所述存储位不需要编程，故第k+1位值需要取0v的低电平并在编程时会加到所对应的所述控制栅线cg上，这样，所对应的所述存储位不会被编程。

42、如图4所示，所述驱动电路3包括第一nmos管mn1、第一pmos管mp1和第二nmos管mn2。

43、第一nmos管mn1的源极连接所述控制栅105也即对应的所述控制栅线cg上，所述第一nmos管mn1的漏极连接控制栅线输入电压xpcg<m：0>，所述第一nmos管mn1的栅极连接所述第一选择信号selh；所述控制栅线输入电压xpcg<m：0>的高电平为所述控制栅正电源电压vcgb。图4中，控制栅线输入电压xpcg<m：0>中的每一位数据和一行所述控制栅线cg对应，故加到所述控制栅线cg上的电压也采用控制栅线输出电压cg<m：0>表示。

44、第一pmos管mp1的漏极连接所述控制栅105，所述第一pmos管mp1的源极连接所述控制栅线输入电压xpcg<m：0>，所述第一pmos管mp1的栅极连接所述第一选择反相信号selbh。

45、所述第二nmos管mn2的漏极连接所述控制栅105，所述第二nmos管mn2的源极接地，所述第二nmos管mn2的栅极连接所述第一选择反相信号selbh。

46、图4中，所述第一nmos管mn1、所述第一pmos管mp1和所述第二nmos管mn2作为所述驱动电路3的选择电路部分，用于实现将所述控制栅线输入电压xpcg<m：0>连接到对应的所述控制栅105的行线上，从而实现将所述控制栅线输出电压cg<m：0>加到所述控制栅105上。例如：当所述第一选择反相信号selbh为0，所述第一选择信号selh为1时，所述第一nmos管mn1会导通，所述第一pmos管mp1也导通，所述控制栅线输入电压xpcg<m：0>会连接到对应的所述控制栅105的行线上并作为所述控制栅线输出电压cg<m：0>。由表一所示可知，控制栅线输入电压xpcg<m：0>最大值达8v，最小值达-7v；同样，所述第一选择信号selh的高电平为vcgb也会达8v，低电平为vneg也会达-7v，最后使得所述驱动电路的各晶体管的承受电压非常大，例如，所述第一选择信号selh为1即8v时，所述控制栅线输出电压cg<m：0>为-7v时，所述第一nmos管mn1的栅源和栅漏电压会达15v。所以，为了达到耐压需求，所述驱动电路的各晶体管都需要采用厚栅氧结构，各晶体管的尺寸较大，占用面积也较大；一次操作需要m+1个图4所示的驱动电路，故对芯片需要较大面积。

技术实现思路

1、本发明所要解决的技术问题是提供一种闪存的控制栅线驱动电路，能对驱动电路中各晶体管的承受电压进行调节，能使得驱动电路的高压不会全部承受到各晶体管上，使得晶体管实际所需要的耐压能力得到降低，故能采用更薄的栅氧结构的晶体管，从而能有效降低驱动电路的面积并进而降低整个闪存的面积。

2、为此解决上述技术问题，本发明提供的闪存的控制栅线驱动电路包括：输入电路、上拉电路、上开关电路、下开关电路和下拉电路。

3、所述输入电路的控制端连接第一选择信号，所述第一选择信号用于对闪存的操作区域进行选择，所述输入电路的输入端连接所述操作区域中各行控制栅线输入电压，所述输入电路的输出端连接到第一上拉节点。

4、所述上拉电路连接在控制栅正电源电压和所述第一上拉节点之间。

5、所述上开关电路连接在所述第一上拉节点和第一中间节点之间，所述上开关电路的控制端连接第一偏置电压；所述第一中间节点的电压作为各行的控制栅线输出电压。

6、所述下开关电路连接在所述第一中间节点和第一下拉节点之间，所述上开关电路的控制端连接第二偏置电压。

7、所述下拉电路连接在所述第一下拉节点和控制栅负电源电压之间。

8、所述控制栅线输入电压的高电平为第一电压值以及低电平为第二电压值；所述第一电压值等于所述控制栅正电源电压。

9、所述第一选择信号的高电平为第三电压值以及低电平为第四电压值，所述第一选择信号使能时取所述第四电压值。

10、在对所述闪存进行操作时，所述第一选择信号使能，控制栅线驱动电路包括两种工作状态。

11、第一种工作状态包括：

12、所述控制栅线输入电压为所述第一电压值；所述第一电压值大于等于所述第四电压值，使所述输入电路的连接输入端和所述第一上拉节点的晶体管导通。

13、所述上拉电路使所述第一上拉节点和所述控制栅正电源电压连接且所述第一上拉节点的电压等于所述控制栅正电源电压。

14、所述上开关电路在所述第一偏置电压的控制下使所述第一上拉节点和所述第一中间节点导通且所述第一中间节点的电压等于所述控制栅正电源电压。

15、所述下开关电路在所述第二偏置电压的控制下使所述第一中间节点和所述第一下拉节点导通，且所述第一下拉节点的电压等于所述第二偏置电压减去第二阈值电压，所述第二阈值电压为所述下开关电路的晶体管的阈值电压。

16、所述下拉电路使所述第一下拉节点和所述控制栅负电源电压断开连接。

17、所述下拉电路的晶体管的最大承受电压为vbias2-vth2-vneg，vias2为所述第二偏置电压，vth2为所述第二阈值电压，vneg为所述控制栅负电源电压。

18、所述下开关电路的晶体管的最大承受电压为vcgb-vbias2，vcgb为所述控制栅正电源电压。

19、所述上开关电路的晶体管的最大承受电压为vcgb-vbias1，vias1为所述第一偏置电压。

20、所述输入电路的晶体管的最大承受电压为vcgb-xdbias，xdbias表示所述第四电压值。

21、第二种工作状态包括：

22、所述控制栅线输入电压为所述第二电压值。

23、所述上拉电路使所述第一上拉节点和所述控制栅正电源电压连接断开。

24、所述上开关电路在所述第一偏置电压的控制下使所述第一上拉节点和所述第一中间节点导通且所述第一上拉节点的电压等于所述第一偏置电压加第一阈值电压，所述第一阈值电压为所述上开关电路的晶体管的阈值电压的绝对值；所述第一偏置电压大于等于所述第四电压值，使所述输入电路的连接输入端和所述第一上拉节点的晶体管导通。

25、所述下开关电路在所述第二偏置电压的控制下使所述第一中间节点和所述第一下拉节点导通且使所述第一中间节点的电压等于所述第一下拉节点的电压。

26、所述下拉电路使所述第一下拉节点和所述控制栅负电源电压连接且使所述第一下拉节点的电压等于所述控制栅负电源电压。

27、所述上拉电路的晶体管的最大承受电压为vcgb-vbias1-vth1，vth1为所述第一阈值电压。

28、所述上开关电路的晶体管的最大承受电压为vbias1-vneg。

29、所述下开关电路的晶体管的最大承受电压为vbias2-vneg。

30、所述输入电路的晶体管的最大承受电压为vbias1+vth1-xpcgmin，xpcgmin表示所述第二电压值，所述第二电压值小于等于所述第四电压值以及所述第二电压值大于等于所述控制栅负电源电压。

31、所述第一偏置电压的大小设置为在所述第一种工作状态下满足所述上开关电路的晶体管的最大承受电压要求以及在所述第二种工作状态下满足所述上拉电路的晶体管、所述上开关电路的晶体管、所述下开关电路的晶体管和所述输入电路的晶体管的最大承受电压的要求。

32、所述第二偏置电压的大小设置为在所述第一种工作状态下满足所述下拉电路的晶体管和所述下开关电路的晶体管的最大承受电压的要求以及在所述第二种工作状态下满足所述下开关电路的晶体管的最大承受电压的要求。

33、所述第四电压值的大小设置为在所述第二种工作状态下满足所述输入电路的晶体管的最大承受电压的要求。

34、进一步的改进是，还包括：第二上拉节点、第二中间节点和第二下拉节点。

35、所述第二上拉节点和所述第一上拉节点的电平互为反相且互锁；所述第二上拉节点连接所述第一上拉节点和所述控制栅正电源电压之间的连接晶体管的控制端；所述第一上拉节点连接所述第二上拉节点和所述控制栅正电源电压之间的连接晶体管的控制端。

36、所述第二下拉节点和所述第一下拉节点的电平互为反相且互锁；所述第二下拉节点连接所述第一下拉节点和所述控制栅负电源电压之间的连接晶体管的控制端；所述第一下拉节点连接所述第二下拉节点和所述控制栅负电源电压之间的连接晶体管的控制端。

37、所述第二中间节点和所述第一中间节点的电平互为反相。

38、进一步的改进是，所述输入电路包括：第一pmos管和第二pmos管。

39、所述第一pmos管的栅极连接所述第一选择信号，所述第一pmos管的源极连接对应的所述控制栅线输入电压，所述第一pmos管的漏极连接所述第一上拉节点。

40、所述第二pmos管的栅极连接第二选择信号，所述第二选择信号为所述第一选择信号的反相信号，所述第二pmos管的源极连接第二正电源电压；所述第三电压值等于所述第二正电源电压，所述第一选择信号使能时，所述第二pmos管关闭。

41、进一步的改进是，所述第二正电源电压等于所述控制栅正电源电压。

42、进一步的改进是，所述第一选择信号和所述第二选择信号由电平移位电路输出。

43、所述电平移位电路的电源端连接所述第二正电源电压。

44、所述电平移位电路的接地端连接第三接地端电源电压，所述第三接地端电源电压的大小为所述第四电压值。

45、进一步的改进是，所述电平移位电路的第一输入端连接逻辑译码电路输出的第一译码信号，所述电平移位电路的第二输入端连接所述第二译码信号，所述第二译码信号为所述第一译码信号的反相信号。

46、所述第一选择信号和所述第一译码信号互为反相。

47、所述第一译码信号和所述第二译码信号的高电平都为电源电压以及低电平都为0v。

48、进一步的改进是，所述上拉电路包括：第三pmos管和第四pmos管。

49、所述第三pmos管的源极和所述第四pmos管的源极都连接所述控制栅正电源电压。

50、所述第三pmos管的漏极和所述第四pmos管的栅极连接所述第一上拉节点。

51、所述第四pmos管的漏极和所述第三pmos管的栅极连接所述第二上拉节点。

52、进一步的改进是，所述上开关电路包括：第五pmos管和第六pmos管。

53、所述第五pmos管的源极连接所述第一上拉节点、漏极连接所述第一中间节点以及栅极连接所述第一偏置电压。

54、所述第六pmos管的源极连接所述第二上拉节点、漏极连接所述第二中间节点以及栅极连接所述第一偏置电压。

55、进一步的改进是，所述下开关电路包括：第一nmos管和第二nmos管。

56、所述第一nmos管的源极连接所述第一下拉节点、漏极连接所述第一中间节点以及栅极连接所述第二偏置电压。

57、所述第二nmos管的源极连接所述第二下拉节点、漏极连接所述第二中间节点以及栅极连接所述第二偏置电压。

58、进一步的改进是，所述下拉电路包括：第三nmos管和第四nmos管。

59、所述第三nmos管的源极和所述第四nmos管的源极都连接所述控制栅负电源电压。

60、所述第三nmos管的漏极和所述第四nmos管的栅极连接所述第一下拉节点。

61、所述第四nmos管的漏极和所述第三nmos管的栅极连接所述第二下拉节点。

62、进一步的改进是，所述第一偏置电压的最大值小于等于vcgb-2*vth1。

63、所述第二偏置电压的最小值大于等于vneg+2*vth2。

64、进一步的改进是，所述闪存的存储单元采用分离栅浮栅器件。

65、所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的所述控制栅；各所述浮栅用于存储电荷并对应于所述存储位。

66、在所述闪存的存储阵列中，同一行的各所述第一栅极结构的所述控制栅都连接在同一行的控制栅线。

67、在对所述闪存进行操作时，同一次的操作区域中包括对多行所述控制栅线进行电压驱动，各所述控制栅线都和同一行的一个所述控制栅线输出电压连接。

68、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

69、进一步的改进是，所述闪存的操作包括编程、读取和擦除。

70、编程时，选定存储单元的选定存储位所连接的所述控制栅线连接控制栅线编程正高压，非选定存储位所连接的所述控制栅线连接0v电压。

71、读取时，选定存储单元的非选定存储位所连接的所述控制栅线连接控制栅线读取正高压，选定存储单元的选定存储位所连接的所述控制栅线连接0v电压；所述控制栅线读取正高压小于所述控制栅线编程正高压。

72、擦除时，选定存储单元的选定存储位所连接的所述控制栅线连接控制栅线擦除负高压，非选定存储位所连接的所述控制栅线连接0v电压。

73、进一步的改进是，编程时，vcgb取所述控制栅线编程正高压，vneg取0v，所述第一偏置电压和所述第二偏置电压都设置为所述控制栅线编程正高压的一半或者所述控制栅线编程正高压的一半加减第一偏移值，所述第一偏移值小于等于所述控制栅线编程正高压的一半减去(vneg+2*vth2)以及所述第一偏移值小于等于(vcgb-2*vth1)减去所述控制栅线编程正高压的一半；所述第四电压值设置为等于所述第一偏置电压。

74、读取时，vcgb取所述控制栅线读取正高压，vneg取0v，电源电压小于(vcgb-2*vth1)，所述第一偏置电压取所述电源电压；所述电源电压小于(vneg+2*vth2)，所述第二偏置电压在(vneg+2*vth2)到vcgb之间取值。

75、擦除时，vcgb取0v，vneg取所述控制栅线擦除负高压，所述第一偏置电压和所述第二偏置电压都设置为所述控制栅线擦除负高压的一半或者所述控制栅线擦除负高压的一半加减第二偏移值，所述第二偏移值小于等于所述控制栅线擦除负高压的一半减去(vneg+2*vth2)以及所述第二偏移值小于等于(vcgb-2*vth1)减去所述控制栅线擦除负高压的一半；所述第四电压值设置为等于所述第一偏置电压。

76、进一步的改进是，编程时，所述控制栅线编程正高压为8v，所述第一偏置电压和所述第二偏置电压都为4v；所述控制栅线输入电压的所述第一电压值等于8v，所述第二电压值小于等于4v。

77、读取时，所述控制栅线读取正高压为4v，所述第二偏置电压取3v；所述控制栅线输入电压的所述第一电压值等于4v，所述第二电压值小于等于0v。

78、擦除时，所述控制栅线擦除负高压为-7v，所述第一偏置电压和所述第二偏置电压都为-4v；所述控制栅线输入电压的所述第一电压值等于0v，所述第二电压值小于等于-7v。

79、本发明在驱动电路中设置了上拉电路和下拉电路以及位于二者之间的上开关电路和下开关电路，上开关电路下开关电路的控制端能分别设置第一偏置电压和第二偏置电压，第一偏置电压在对上开关电路的控制端电压进行限制并能在保证上开关电路导通的条件下使上拉电路和上开关电路连接处的第一上拉节点所能达到的最低电压进行限制，同样，第二偏置电压在对下开关电路的控制端电压进行限制并能在保证下开关电路导通的条件下使下拉电路和下开关电路连接处的第一下拉节点所能达到的最高电压进行限制，故本发明能通过对第一偏置电压和第二偏置电压进行调节能调节驱动电路中的各晶体管的实际承受电压，所以，本发明能对驱动电路中各晶体管的承受电压进行调节，能使得驱动电路的高压不会全部承受到各晶体管上，使得晶体管实际所需要的耐压能力得到降低，故能采用更薄的栅氧结构的晶体管，从而能有效降低驱动电路的面积并进而降低整个闪存的面积。

80、本发明的上拉电路和下拉电路还能设置为互锁结构并形成两条互为反相的路径，能使电路性能更加优化。