一种时钟控制电路和半导体存储器的制作方法

本公开涉及集成电路领域，尤其涉及一种时钟控制电路和半导体存储器。

背景技术：

1、在存储器中，命令信号所经过的传输路径中会包括若干个寄存器及其他元件，从而，在经过传输路径后，命令信号会被延时。相应的，用于触发命令信号的时钟信号，也需要进行对应的延时，以匹配时序。

技术实现思路

1、有鉴于此，本公开实施例提供了一种时钟控制电路和半导体存储器，能够降低电路功耗，且更容易地进行时序对齐。

2、本公开实施例的技术方案是这样实现的：

3、本公开实施例提供一种时钟控制电路，所述时钟控制电路包括：

4、第一解码路径，被配置为接收初始命令信号和初始时钟信号，在所述初始时钟信号的触发下对所述初始命令信号移位并解码，得到并输出第一解码信号；

5、第二解码路径，被配置为接收初始命令信号，对所述初始命令信号解码，得到并输出第二解码信号；所述第二解码信号的前沿超前于所述第一解码信号的前沿；

6、时钟控制电路，用于接收所述初始时钟信号、所述第一解码信号和所述第二解码信号，用于根据所述第一解码信号和所述第二解码信号对所述初始时钟信号进行门控，输出时钟门控信号。

7、上述方案中，所述时钟控制电路包括：

8、时钟延时路径，被配置为接收所述初始时钟信号，将所述初始时钟信号延时，得到并输出第一时钟信号；

9、使能模块，接收所述第一解码信号和所述第二解码信号，被配置为根据所述第一解码信号和所述第二解码信号生成门控使能信号；

10、第一触发器，所述第一触发器的数据输入端接收所述门控使能信号，所述第一触发器的触发端用于接收所述第一时钟信号；

11、与门电路，所述与门电路的输入端分别耦接所述触发器的输出端和所述时钟延时路径的输出端。

12、上述方案中，所述使能模块包括：第一或门；所述第一或门的输入端分别接收所述第一解码信号、所述第二解码信号和初始门控信号，所述第一或门的输出端输出所述门控使能信号。

13、上述方案中，所述时钟控制电路还包括：第一反相器；所述第一反相器的输入端耦接所述时钟延时路径的输出端，所述第一反相器的输出端耦接所述与门电路。

14、上述方案中，所述第一解码信号的后沿晚于所述第二解码信号的后沿。

15、上述方案中，所述第一解码信号的前沿超前于所述第二解码信号的后沿，所述初始门控信号的前沿超前于所述第一解码信号的后沿。

16、上述方案中，所述第一解码信号、所述第二解码信号、所述初始门控信号和所述门控使能信号均为高电平有效。

17、上述方案中，所述第一解码路径包括：

18、时钟分频单元，接收所述初始时钟信号，被配置为对所述初始时钟信号进行分频得到分频时钟信号；

19、第一移位单元，被配置为接收初始命令信号和所述分频时钟信号，在所述分频时钟信号的触发下对所述初始命令信号移位寄存，得到第一命令信号；

20、第一命令解码器，耦接所述第一移位单元，被配置为接收所述第一命令信号，对所述第一命令信号进行解码，得到并输出所述第一解码信号。

21、上述方案中，所述第二解码路径包括：第二命令解码器；所述第二命令解码器被配置为接收所述初始命令信号，对所述初始命令信号进行解码，得到并输出所述第二解码信号。

22、上述方案中，所述第一移位单元包括n个第二触发器；n个所述第二触发器的数据输入端均接收所述初始命令信号，n个所述第二触发器的触发端均接收所述分频时钟信号。

23、上述方案中，所述时钟延时路径包括：

24、延时控制单元，被配置为接收所述初始时钟信号和延时使能信号，在所述延时使能信号的控制下传输所述初始时钟信号；

25、时钟延时单元，连接所述延时控制单元，被配置为接收所述初始时钟信号，将所述初始时钟信号延时，得到并输出所述第一时钟信号。

26、上述方案中，所述时钟延时单元包括m个第二反相器；其中，第1个第二反相器的输入端连接所述延时控制单元，每个第二反相器的输出端连接下一个第二反相器的输入端，第m个第二反相器的输出端输出所述第一时钟信号。

27、上述方案中，所述延时使能信号为高电平有效；所述延时控制单元包括：第一与非门；所述第一与非门的第一输入端接收所述初始时钟信号，所述第一与非门的第二输入端接收所述延时使能信号，所述第一与非门在所述延时使能信号的控制下传输所述初始时钟信号。

28、本公开实施例还提供一种半导体存储器，所述半导体存储器包括上述方案中所述的时钟控制电路。

29、上述方案中，所述半导体存储器为动态随机存储器。

30、由此可见，本公开实施例提供了一种时钟控制电路和半导体存储器，包括：第一解码路径、第二解码路径和时钟控制电路。第一解码路径，被配置为接收初始命令信号和初始时钟信号，在初始时钟信号的触发下对初始命令信号移位并解码，得到并输出第一解码信号。第二解码路径，被配置为接收初始命令信号，对初始命令信号解码，得到并输出第二解码信号；第二解码信号的前沿超前于第一解码信号的前沿。时钟控制电路，用于接收初始时钟信号、第一解码信号和第二解码信号，用于根据第一解码信号和第二解码信号对初始时钟信号进行门控，输出时钟门控信号。这样，一方面，对初始时钟信号进行门控，可以避免电路内部的寄存器产生无效的逻辑翻转，从而，降低电路功耗。另一方面，时钟控制电路采用了能够快速解码的第二解码路径，能够将所生成的时钟门控信号的时序提前，缩小了与标准时钟信号的相对时延，从而，能够更容易地进行时序对齐。

技术特征：

1.一种时钟控制电路，其特征在于，所述时钟控制电路包括：

2.根据权利要求1所述的时钟控制电路，其特征在于，所述时钟控制电路包括：

3.根据权利要求2所述的时钟控制电路，其特征在于，所述使能模块包括：第一或门；

4.根据权利要求2所述的时钟控制电路，其特征在于，所述时钟控制电路还包括：第一反相器；

5.根据权利要求1所述的时钟控制电路，其特征在于，所述第一解码信号的后沿晚于所述第二解码信号的后沿。

6.根据权利要求3所述的时钟控制电路，其特征在于，所述第一解码信号的前沿超前于所述第二解码信号的后沿，所述初始门控信号的前沿超前于所述第一解码信号的后沿。

7.根据权利要求3所述的时钟控制电路，其特征在于，所述第一解码信号、所述第二解码信号、所述初始门控信号和所述门控使能信号均为高电平有效。

8.根据权利要求1所述的时钟控制电路，其特征在于，所述第一解码路径包括：

9.根据权利要求8所述的时钟控制电路，其特征在于，所述第二解码路径包括：第二命令解码器；

10.根据权利要求8所述的时钟控制电路，其特征在于，所述第一移位单元包括n个第二触发器；

11.根据权利要求2所述的时钟控制电路，其特征在于，所述时钟延时路径包括：

12.根据权利要求11所述的时钟控制电路，其特征在于，所述时钟延时单元包括m个第二反相器；其中，第1个第二反相器的输入端连接所述延时控制单元，每个第二反相器的输出端连接下一个第二反相器的输入端，第m个第二反相器的输出端输出所述第一时钟信号。

13.根据权利要求11所述的时钟控制电路，其特征在于，所述延时使能信号为高电平有效；所述延时控制单元包括：第一与非门；

14.一种半导体存储器，其特征在于，所述半导体存储器包括如权利要求1至13任一项所述的时钟控制电路。

15.根据权利要求14所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存储器。

技术总结本公开实施例公开了一种时钟控制电路和半导体存储器，包括：第一解码路径、第二解码路径和时钟控制电路。第一解码路径，被配置为接收初始命令信号和初始时钟信号，在初始时钟信号的触发下对初始命令信号移位并解码，得到并输出第一解码信号。第二解码路径，被配置为接收初始命令信号，对初始命令信号解码，得到并输出第二解码信号；第二解码信号的前沿超前于第一解码信号的前沿。时钟控制电路，用于接收初始时钟信号、第一解码信号和第二解码信号，用于根据第一解码信号和第二解码信号对初始时钟信号进行门控，输出时钟门控信号。本公开能够降低电路功耗，且更容易地进行时序对齐。技术研发人员：张宏广受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/1/15