三维存储器及用于三维存储器的ECC方法与流程

本发明涉及存储器，尤其涉及一种三维存储器及用于三维存储器的ecc方法。

背景技术：

1、目前，二维存储器的ecc(error checking and correcting，错误检查与纠正)机制主要有片外和片内两种，片外是指由外部控制器产生ecc码，并将其存储在附加的dram(dynamic random access memory，动态随机存储器)中，片内是指在dram内嵌ecc单元，由ecc单元产生ecc码，将数据和ecc码一起存储到dram中。采用片外ecc方式，需要附加的dram，因此会增加pcb尺寸，增加功耗及成本，并且随着总容量需求的增加，附加的dram数量也随之增加。相对片外ecc方式，采用片内ecc方式，会减小pcb尺寸，降低功耗和成本。

2、三维存储器相比普通的二维存储器具有更高的带宽和更大的容量等特性，现有的ecc方式无论是片外还是片内，纠错能力单一，且通常为固定的1bit，无法满足三维存储器在大容量、高带宽趋势下的实时多bit纠错需求。

技术实现思路

1、本技术实施例提供了一种三维存储器及用于三维存储器的ecc方法，能够有效地改善上述纠错能力单一，无法满足多bit纠错需求的问题。

2、第一方面，本技术实施例提供了一种三维存储器，包括：层叠设置的存储晶圆以及逻辑晶圆，所述逻辑晶圆中设置有ecc电路，所述存储晶圆中设置有存储阵列，所述ecc电路与所述存储阵列连接，其中，所述ecc电路用于：

3、根据外部控制指令进行纠错能力配置，并根据所配置的纠错能力对所述存储阵列的写入数据以及读出数据进行相应的ecc处理，其中，所述ecc电路支持多种纠错能力，所配置的纠错能力为所述多种纠错能力中的任意一种。

4、进一步地，所述ecc电路包括：

5、配置寄存器，用于根据外部控制指令，设置ecc配置信息，所述ecc配置信息包括：纠错能力配置信息；

6、ecc处理模块，与所述配置寄存器连接，所述ecc处理模块利用从所述配置寄存器读取的纠错能力配置信息进行纠错能力配置，并根据所配置的纠错能力对所述存储阵列的写入数据以及读出数据进行相应的ecc处理。

7、进一步地，所述ecc配置信息还包括：纠错算法配置信息，所述ecc处理模块具体用于：

8、利用从所述配置寄存器读取的纠错算法配置信息，从预设的多种不同纠错算法中确定目标纠错算法，并根据从所述配置寄存器读取的纠错能力配置信息对所述目标纠错算法进行纠错能力配置；

9、利用配置后的目标纠错算法，对所述存储阵列的写入数据以及读出数据进行相应的ecc处理。

10、进一步地，所述多种不同纠错算法包括以下几种算法中的两种或两种以上：

11、hamming算法、bch算法、rs算法以及ldpc算法。

12、进一步地，所述ecc配置信息还包括：使能信息，所述使能信息用于使能所述ecc处理模块。

13、进一步地，所述配置寄存器为8位寄存器，其中，[0]位用于存储所述使能信息，[3:1]位用于存储所述纠错算法配置信息；[7:4]位用于存储所述纠错能力配置信息。

14、进一步地，所述配置寄存器[3:1]位的配置方式包括以下几种方式中的两种或两种以上：

15、所述配置寄存器的[3:1]位为000，对应的纠错算法为hamming算法；

16、所述配置寄存器的[3:1]位为001，对应的纠错算法为bch算法；

17、所述配置寄存器的[3:1]位为010，对应的纠错算法为rs算法；

18、所述配置寄存器的[3:1]位为011，对应的纠错算法为ldpc算法。

19、进一步地，所述配置寄存器[7:4]位的配置方式包括以下几种方式中的两种或两种以上：

20、所述配置寄存器的[7:4]位为0000，对应的纠错能力为1bit；

21、所述配置寄存器的[7:4]位为0001，对应的纠错能力为4bit；

22、所述配置寄存器的[7:4]位为0010，对应的纠错能力为24bit；

23、所述配置寄存器的[7:4]位为0011，对应的纠错能力为40bit；

24、所述配置寄存器的[7:4]位为0100，对应的纠错能力为60bit；

25、所述配置寄存器的[7:4]位为0101，对应的纠错能力为72bit。

26、进一步地，所述ecc处理模块包括ecc编码子模块和ecc解码子模块，所述ecc编码子模块和ecc解码子模块均与所述配置寄存器连接，其中：

27、所述ecc编码子模块响应于数据写入操作，对待写入数据进行编码，得到与所配置的纠错能力对应的纠错码，将所述纠错码与所述待写入数据对应存储到所述存储阵列中；

28、所述ecc解码子模块响应于数据读出操作，利用与读出数据对应的纠错码，对所述读出数据进行错误检测以及纠正处理，输出纠错后的读出数据。

29、进一步地，所述多种纠错能力包括以下几种纠错能力中的两种或两种以上：

30、1bit、4bit、24bit、40bit、60bit以及72bit。

31、第二方面，本技术实施例提供了一种用于三维存储器的ecc方法，所述方法包括：

32、接收外部控制指令；

33、根据所述外部控制指令进行纠错能力配置，并根据所配置的纠错能力对写入数据以及读出数据进行相应的ecc处理，其中，所述三维存储器支持多种纠错能力，所配置的纠错能力为所述多种纠错能力中的任意一种。

34、进一步地，所述根据所述外部控制指令进行纠错能力配置，并根据所配置的纠错能力对写入数据以及读出数据进行相应的ecc处理，包括：

35、根据所述外部控制指令确定纠错能力配置信息以及纠错算法配置信息；

36、根据所述纠错算法配置信息，从预设的多种不同纠错算法中确定目标纠错算法；

37、根据所述纠错能力配置信息对所述目标纠错算法进行纠错能力配置；

38、利用配置后的目标纠错算法，对写入数据以及读出数据进行相应的ecc处理。

39、进一步地，所述利用配置后的目标纠错算法，对写入数据以及读出数据进行相应的ecc处理，包括：

40、响应于数据写入操作，对待写入数据进行编码，得到与所配置的纠错能力对应的纠错码，将所述纠错码与所述待写入数据对应存储到存储阵列中；

41、响应于数据读出操作，从所述存储阵列读数据以及对应的纠错码，利用读出的纠错码，对读出数据进行错误检测以及纠正处理，输出纠错后的读出数据。

42、本技术实施例提供的三维存储器，通过在逻辑晶圆中设置支持多种纠错能力的ecc电路，并使得ecc电路根据外部控制指令进行纠错能力配置，然后根据所配置的纠错能力对存储阵列的写入数据以及读出数据进行相应的ecc处理。这样就可以根据实际场景的容量、带宽以及功耗需求，对三维存储器的纠错能力进行灵活配置，从而提高三维存储器的灵活性，满足三维存储器在大容量、高带宽趋势下的实时多bit纠错需求。

43、上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。