一种三维堆叠芯片及时序控制方法与流程

本技术涉及集成电路，尤其涉及一种三维堆叠芯片及时序控制方法。

背景技术：

1、芯片叠层封装技术使得不同工艺的设计之间大规模引脚互连不再受封装引脚限制，因此带宽得以提升。并行dram(dynamic random access memory，动态随机存取存储器)芯片和逻辑芯片通过tsv(through silicon via，硅通孔)等3d技术连接，之后再一起封装。这使得逻辑芯片可以并行访问多个dram bank，访问效率大大增加。但是此时的dram已不同于标准的dram颗粒，逻辑芯片对bank的访问是直接访问存储阵列，而存储阵列的接口时序无法满足并行dram存储阵列需求的异步时序，例如，地址使能信号和地址信号的时序需要相互匹配，同样数据信号和数据使能信号也需要满足一定的时序关系。

技术实现思路

1、本技术实施例提供了一种三维堆叠芯片及时序控制方法，能够有效地改善上述存储阵列的时序需求无法满足的技术问题。

2、第一方面，本技术实施例提供了一种三维堆叠芯片，包括：

3、逻辑芯片；

4、存储芯片，与所述逻辑芯片层叠封装；以及

5、第一时序控制电路，所述逻辑芯片内的目标输出端通过所述第一时序控制电路与所述存储芯片内的存储阵列模块连接，所述第一时序控制电路用于基于接收到的时钟信号，控制所述目标输出端输出的多路第一目标信号到达所述存储阵列模块的传输时序，以满足所述存储阵列模块对所述多路第一目标信号的接口时序条件。

6、进一步地，所述第一时序控制电路包括：

7、第一采样子电路，设置于所述逻辑芯片，所述第一采样子电路的输入端与所述目标输出端连接，用于在所述时钟信号的控制下，同步触发所述目标输出端输出的多路第一目标信号从所述逻辑芯片输出；

8、第二采样子电路，设置于所述存储芯片，所述第二采样子电路的输入端与所述第一采样子电路的输出端连接，输出端与所述存储阵列模块连接，用于在所述时钟信号的控制下，同步触发从所述逻辑芯片输出的多路第一目标信号被所述存储阵列模块接收；

9、所述三维堆叠芯片还包括用于提供所述时钟信号的时钟接口，所述第一采样子电路和所述第二采样子电路的时钟端均与所述时钟接口连接。

10、进一步地，所述第一采样子电路包括：与所述多路第一目标信号一一对应设置的多个第一触发器，

11、所述多个第一触发器的输入端与所述目标输出端连接，时钟端均与所述时钟接口连接，输出端与所述第二采样子电路连接，

12、所述多个第一触发器用于基于所述时钟信号，在第一采样时间点同步触发所述目标输出端输出的多路第一目标信号从所述逻辑芯片输出。

13、进一步地，所述第二采样子电路包括：与所述多个第一触发器一一对应设置的多个第二触发器，

14、所述多个第二触发器的输入端与各自对应的第一触发器的输出端连接，时钟端均与所述时钟接口连接，输出端与所述存储阵列模块连接，

15、所述多个第二触发器用于对各自接收到的第一目标信号进行锁存，并基于所述时钟信号，在第二采样时间点同步触发锁存的第一目标信号输出给所述存储阵列模块，所述第二采样时间点晚于所述第一采样时间点。

16、进一步地，所述多路第一目标信号到达相应第二触发器的时间均位于所述第一采样时间点与所述第二采样时间点之间，且所述多路第一目标信号的有效时长均大于或等于所述第一采样时间点与所述第二采样时间点之间的时间间隔。

17、进一步地，所述第一采样时间点与所述第二采样时间点之间的时间间隔为所述时钟信号的一个时钟周期。

18、进一步地，所述第一时序控制电路还包括：延时子电路，设置于所述存储芯片中，

19、所述第二采样子电路的输出端通过所述延时子电路与所述存储阵列模块连接，所述延时子电路用于调整从所述第二采样子电路输出的各路第一目标信号到达所述存储阵列模块的相对时间关系，以满足所述接口时序条件。

20、进一步地，所述多路第一目标信号包括地址使能信号和地址信号或者，所述多路第一目标信号包括写数据使能信号和写入数据信号。

21、进一步地，上述三维堆叠芯片还包括：第二时序控制电路，

22、所述逻辑芯片内的目标输入端通过所述第二时序控制电路与所述存储芯片内的存储阵列模块连接，所述第二时序控制电路用于基于所述时钟信号，控制所述存储阵列模块输出的多路第二目标信号到达所述目标输入端的传输时序，以满足所述逻辑芯片对所述多路第二目标信号的接口时序条件。

23、第二方面，本技术实施例提供了一种时序控制方法，应用于三维堆叠芯片，所述三维堆叠芯片包括层叠封装的逻辑芯片和存储芯片，所述逻辑芯片内设置有目标输出端，所述存储芯片包括存储阵列模块，所述方法包括：

24、获取时钟信号；

25、基于所述时钟信号，控制所述目标输出端输出的多路第一目标信号到达所述存储阵列模块的传输时序，以满足所述存储阵列模块对所述多路第一目标信号的接口时序条件。

26、进一步地，所述基于所述时钟信号，控制所述目标输出端输出的多路第一目标信号到达所述存储阵列模块的传输时序，包括：

27、基于所述时钟信号，在第一采样时间点同步触发所述目标输出端输出的多路第一目标信号从所述逻辑芯片输出；

28、分别对所述多路第一目标信号进行锁存，并基于所述时钟信号，在第二采样时间点同步触发锁存的各路第一目标信号输出给所述存储阵列模块，所述第二采样时间点晚于所述第一采样时间点。

29、进一步地，所述在第二采样时间点同步触发锁存的各路第一目标信号输出给所述存储阵列模块，包括：

30、在第二采样时间点同步触发锁存的各路第一目标信号输出；

31、按照预设延时规则，对输出的各路第一目标信号分别进行延时处理，以对各路第一目标信号到达所述存储阵列模块的相对时间关系进行调整，以满足所述接口时序条件。

32、进一步地，所述逻辑芯片内还设置有目标输入端，所述方法还包括：

33、基于所述时钟信号，控制所述存储阵列模块输出的多路第二目标信号到达所述目标输入端的传输时序，以满足所述逻辑芯片对所述多路第二目标信号的接口时序条件。

34、本技术实施例提供的三维堆叠芯片中，逻辑芯片与存储芯片层叠封装，通过在逻辑芯片内的目标输出端与存储芯片内的存储阵列模块之间增设第一时序控制电路，第一时序控制电路用于基于接收到的时钟信号，控制目标输出端输出的多路第一目标信号到达存储阵列模块的传输时序，以满足存储阵列模块对上述多路第一目标信号的接口时序条件。这样可以满足存储阵列对这些具有时序匹配关系的第一目标信号的时序需求，从而保证三维堆叠芯片的正常工作，且易于实现，无需在逻辑芯片上设计专门的物理接口硬核，有利于降低逻辑芯片的设计难度。

35、上述说明仅是本技术技术方案的概述，为了能够更清楚了解本技术的技术手段，而可依照说明书的内容予以实施，并且为了让本技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本技术的具体实施方式。