半导体存储器及控制方法与流程

本技术涉及半导体存储器领域，尤其涉及一种半导体存储器及控制方法。

背景技术：

1、存储器包括字线驱动电路(sub-wordline driver swd)，字线驱动电路通过字线向存储器中的存储单元输出高电平信号或低电平信号，从而实现存储单元的读写操作。

2、由于存储器的制造过程包括刻蚀、淀积等工艺，存储器中的字线驱动电路可能存在缺陷，而在芯片(chip probing)测试阶段无法有效侦测到字线驱动电路中的缺陷，影响产品良率。

技术实现思路

1、本技术提供一种半导体存储器及控制方法，用以在芯片测试阶段有效侦测到字线驱动电路中的缺陷，提高产品良率。

2、本技术第一方面提供一种半导体存储器，包括：

3、字线驱动模块，其包括多个第一字线驱动电路，每个第一字线驱动电路连接一条第一字线；

4、读写模块，用于向多条所述第一字线中的一条第一字线连接的存储单元中写入第一存储数据，剩余第一字线连接的存储单元中写入第二存储数据，并在激活所述一条第一字线时读取所述剩余第一字线连接的存储单元，所述第一存储数据和所述第二存储数据的电平相反；

5、检测模块，用于获取第二存储数据被反写为第一存储数据的第一目标存储单元，以及所述第一目标存储单元连接的第一目标字线，确定所述第一目标字线连接的第一字线驱动电路存在缺陷。

6、在一些实施例中，偶数第一字线连接的第一字线驱动电路位于第一字线的第一端，奇数第一字线连接的第一字线驱动电路位于第一字线的第二端；

7、所述读写模块用于在激活偶数第一字线中的一条第一字线时读取偶数第一字线中的剩余第一字线连接的存储单元，以及在激活奇数第一字线中的一条第一字线时读取奇数第一字线中的剩余第一字线连接的存储单元。

8、在一些实施例中，每个第一字线驱动电路设有输入端和输出端；

9、每个第一字线驱动电路的输入端均连接第一主字线，用于接收所述第一主字线发送的输入信号；

10、每个第一字线驱动电路的输出端连接对应的第一字线。

11、在一些实施例中，每个第一字线驱动电路设有第一端和第二端；

12、每个第一字线驱动电路的第一端连接对应的第一供电端，所述第一供电端用于向对应的第一字线驱动电路提供第一电压或第二电压；

13、每个第一字线驱动电路的第二端连接对应的第二供电端，所述第二供电端用于向对应的第一字线驱动电路提供第三电压；

14、所述第一电压大于所述第二电压，所述第二电压大于所述第三电压。

15、在一些实施例中，每个所述第一字线驱动电路包括第一p型晶体管、第一n型晶体管和第二n型晶体管；

16、所述第一p型晶体管的栅极和所述第一n型晶体管的栅极相互连接作为对应的第一字线驱动电路的输入端；

17、所述第一p型晶体管的第一极和所述第一n型晶体管的第一极相互连接作为对应的第一字线驱动电路的输出端；

18、所述第一p型晶体管的第二极作为对应的第一字线驱动电路的第一端，所述第一n型晶体管的第二极作为对应的第一字线驱动电路的第二端；

19、所述第二n型晶体管的栅极连接对应的控制信号端，所述第二n型晶体管的第一极连接所述第一n型晶体管的第一极，所述第二n型晶体管的第二极连接所述第一n型晶体管的第二极，所述控制信号端用于提供控制信号。

20、在一些实施例中，所述第一电压大于第一预设值，所述第二电压大于第二预设值。

21、在一些实施例中，所述字线驱动模块还包括：多个第二字线驱动电路，每个第二字线驱动电路连接一条第二字线；

22、所述读写模块还用于向多条所述第二字线中的一条第二字线连接的存储单元中写入第二存储数据，剩余第二字线连接的存储单元中写入第一存储数据，并在激活所述一条第二字线时读取所述剩余第二字线连接的存储单元；

23、所述检测模块还用于获取第一存储数据被反写为第二存储数据的第二目标存储单元，以及所述第二存储单元连接的第二目标字线，确定所述第二目标字线连接的第二字线驱动电路存在缺陷。

24、在一些实施例中，每个第二字线驱动电路设有输入端和输出端；

25、每个第二字线驱动电路的输入端均连接第二主字线，用于接收所述第二主字线发送的输入信号；

26、每个第二字线驱动电路的输出端连接对应的第二字线。

27、在一些实施例中，每个第二字线驱动电路设有第三端和第四端；

28、每个第二字线驱动电路的第三端连接对应的第一供电端，所述第一供电端用于向对应的第二字线驱动电路提供第一电压或第二电压；

29、每个第二字线驱动电路的第四端连接对应的第二供电端，所述第二供电端用于向对应的第二字线驱动电路提供第三电压；

30、所述第一电压大于所述第二电压，所述第二电压大于所述第三电压。

31、在一些实施例中，每个所述第二字线驱动电路包括第二p型晶体管、第三n型晶体管和第四n型晶体管；

32、所述第二p型晶体管的栅极和所述第三n型晶体管的栅极相互连接作为对应的第二字线驱动电路的输入端；

33、所述第二p型晶体管的第一极和所述第三n型晶体管的第一极相互连接作为对应的第二字线驱动电路的输出端；

34、所述第二p型晶体管的第二极作为对应的第二字线驱动电路的第三端，所述第三n型晶体管的第二极作为对应的所述第二字线驱动电路的第四端；

35、所述第四n型晶体管的栅极连接对应的控制信号端，所述第四n型晶体管的第一极连接所述第三n型晶体管的第一极，所述第四n型晶体管的第二极连接所述第三n型晶体管的第二极，所述控制信号端用于提供控制信号。

36、在一些实施例中，还包括：灵敏放大器；

37、所述灵敏放大器连接每个存储单元的位线和互补位线，用于放大所述存储单元的存储数据。

38、第二方面，本技术提供一种半导体存储器的控制方法，所述方法用于控制第一方面及第一方面任一种可能的设计中所述的半导体存储器，包括：

39、行字线驱动模块对应的多条第一字线中的一条第一字线连接的存储单元中写入第一存储数据，剩余第一字线连接的存储单元中写入第二存储数据，所述第一存储数据和所述第二存储数据的电平相反；

40、在激活所述一条第一字线时读取所述剩余第一字线连接的存储单元；

41、获取第二存储数据被反写为第一存储数据的第一目标存储单元，以及与所述第一目标存储单元连接的第一目标字线，确定与所述第一目标字线连接的第一字线驱动电路存在缺陷。

42、在一些实施例中，所述在激活所述一条第一字线时读取所述剩余第一字线连接的存储单元，具体包括：

43、激活所述一条第一字线第一预设次数，读取每一次激活时剩余第一字线连接的存储单元；

44、所述获取第二存储数据被反写为第一存储数据的第一目标存储单元，具体包括：

45、获取第二存储数据被反写为第一存储数据第二预设次数的第一目标存储单元。

46、在一些实施例中，所述在激活所述一条第一字线时读取所述剩余第一字线连接的存储单元，具体包括：

47、激活偶数第一字线中的一条第一字线，读取偶数第一字线中的剩余第一字线连接的存储单元；

48、和/或，激活奇数第一字线中的一条第一字线，读取奇数第一字线中的剩余第一字线连接的存储单元。

49、在一些实施例中，所述激活偶数第一字线中的一条第一字线，读取偶数第一字线中的剩余第一字线连接的存储单元，和/或，激活奇数第一字线中的一条第一字线，读取奇数第一字线中的剩余第一字线连接的存储单元，具体包括：

50、偶数第一字线中的一条第一字线对应的第一字线驱动电路连接的第一供电端向所述一条第一字线提供第一电压时，读取偶数第一字线中的剩余第一字线连接的存储单元；

51、和/或，奇数第一字线中的一条第一字线对应的第一字线驱动电路连接的第一供电端向所述一条第一字线提供第一电压时，读取奇数第一字线中的剩余第一字线连接的存储单元。

52、在一些实施例中，激活偶数第一字线中的一条第一字线，读取偶数第一字线中的剩余第一字线连接的存储单元，和/或，激活奇数第一字线中的一条第一字线，读取奇数第一字线中的剩余第一字线连接的存储单元，具体包括：

53、激活偶数第一字线中的一条第一字线，在偶数第一字线中的剩余第一字线连接的第一字线驱动电路中的第三n型晶体管在对应的控制信号端提供的控制电压的作用下导通时，读取所述偶数第一字线中的剩余第一字线连接的存储单元；

54、和/或，激活奇数第一字线中的一条第一字线，在奇数第一字线中的剩余第一字线连接的第一字线驱动电路中的第三n型晶体管在对应的控制信号端提供的控制电压的作用下导通时，读取所述奇数第一字线中的剩余第一字线连接的存储单元。

55、在一些实施例中，所述方法还包括：

56、向字线驱动模块对应的多条第二字线中的一条第二字线连接的存储单元中写入第二存储数据，剩余第二字线连接的存储单元中写入第一存储数据；

57、在激活所述一条第二字线时读取所述剩余第二字线连接的存储单元；

58、获取第二存储数据被反写为第一存储数据的第二目标存储单元，以及与所述第二目标存储单元连接的第二目标字线，确定与所述第二目标字线连接的第二字线驱动电路存在缺陷。

59、在一些实施例中，所述在激活所述一条第一字线时读取所述剩余第一字线连接的存储单元，具体包括：

60、激活所述一条第一字线第一预设时间后，读取所述剩余第一字线连接的存储单元。

61、本技术提供的半导体存储器，包括字线驱动模块、读写模块和检测模块，字线驱动模块包括多个第一字线驱动电路，每个第一字线驱动电路连接一条第一字线，读写模块将字线驱动模块连接的多条第一字线中的一条第一字线连接的存储单元中写入第一存储数据，剩余第一字线连接的存储单元中写入与第一存储数据的电平相反的第二存储数据，在激活一条第一字线时读取剩余第一字线连接的存储单元，检测模块获取剩余第一字线连接的存储单元中第二存储数据被反写为第一存储数据的第一目标存储单元，确定第一目标字线对应的第一字线驱动电路存在缺陷，从而在芯片测试阶段有效侦测到字线驱动电路中的缺陷，提高产品良率。