半导体器件和存储器的制作方法

本公开涉及半导体，尤其涉及一种半导体器件和存储器。

背景技术：

1、相关技术中，存储器中的输出电路包括上拉电路、下拉电路，以及用于提高输出电路输出信号驱动能力的补偿电路。补偿电路一般集成于上拉电路和下拉电路所在的集成区内。

2、然而，本公开的发明人发现，补偿电路所连接的控制线会与上拉电路或下拉电路之间形成较大的寄生电容，从而不利于补偿电路所连接的控制线上信号的优化。

3、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、根据本公开的一个方面，提供一种半导体器件，其中，所述半导体器件包括互不交叠的上拉电路集成区、下拉电路集成区、补偿电路集成区，所述半导体器件还包括输出电路，所述输出电路包括：上拉电路、下拉电路、补偿电路。上拉电路连接于信号输出线，所述上拉电路位于所述上拉电路集成区；下拉电路连接于所述信号输出线，所述下拉电路位于所述下拉电路集成区；补偿电路用于增强所述信号输出线上输出信号的驱动能力，所述补偿电路位于所述补偿电路集成区。

2、本公开一种示例性实施例中，所述信号输出线沿第一方向延伸且用于沿所述第一方向传输信号；所述补偿电路集成区的至少部分区域位于所述上拉电路集成区在所述第一方向上的一侧，且所述补偿电路集成区的至少部分区域位于所述下拉电路集成区在所述第一方向上的一侧。

3、本公开一种示例性实施例中，所述补偿电路包括至少一个第一上拉补偿支路，所述第一上拉补偿支路用于上拉所述输出信号；所述补偿电路集成区包括第一集成区，所述第一上拉补偿支路位于所述第一集成区；所述第一集成区位于所述上拉电路集成区在所述第一方向上的一侧。

4、本公开一种示例性实施例中，所述补偿电路包括至少一个第一下拉补偿支路，所述第一下拉补偿支路用于下拉所述输出信号；所述补偿电路集成区包括第二集成区，所述第一下拉补偿支路位于所述第二集成区；所述第二集成区位于所述下拉电路集成区在所述第一方向上的一侧。

5、本公开一种示例性实施例中，所述第一上拉补偿支路连接所述信号输出线、第一控制信号线，所述第一上拉补偿支路用于响应所述第一控制信号线的使能信号以上拉所述输出信号；所述上拉电路包括多个上拉支路，所述上拉支路包括第一晶体管，所述第一晶体管的第一极连接所述信号输出线，所述第一晶体管的第二极连接第一高电平电源端，所述第一晶体管的栅极连接上拉控制信号线。

6、本公开一种示例性实施例中，所述第一上拉补偿支路包括第二晶体管，所述第二晶体管的第一极连接所述信号输出线，所述第二晶体管的第二极用于接收高电平电源电压，所述第二晶体管的栅极连接所述第一控制信号线；其中，所述第一晶体管的尺寸小于所述第二晶体管的尺寸。

7、本公开一种示例性实施例中，所述上拉电路中上拉支路的个数大于所述补偿电路中所述第一上拉补偿支路的个数。

8、本公开一种示例性实施例中，所述第一下拉补偿支路连接所述信号输出线、第二控制信号线，所述第一下拉补偿支路用于响应所述第二控制信号线的使能信号以下拉所述输出信号；所述下拉电路包括多个下拉支路，所述下拉支路包括第三晶体管，所述第三晶体管的第一极连接所述信号输出线，所述第三晶体管的第二极连接第一低电平电源端，所述第三晶体管的栅极连接下拉控制信号线。

9、本公开一种示例性实施例中，所述第一下拉补偿支路包括第四晶体管，所述第四晶体管的第一极连接所述信号输出线，所述第四晶体管的第二极用于接收低电平电源电压，所述第四晶体管的栅极连接所述第二控制信号线；其中，所述第三晶体管的尺寸小于所述第四晶体管的尺寸。

10、本公开一种示例性实施例中，所述下拉电路中下拉支路的个数大于所述补偿电路中所述第一下拉补偿支路的个数。

11、本公开一种示例性实施例中，所述补偿电路包括至少一个第一下拉补偿支路，所述下拉电路包括多个下拉支路；所述第一下拉补偿支路连接所述信号输出线、第二控制信号线，用于响应所述第二控制信号线的使能信号下拉所述输出信号；所述下拉支路连接所述信号输出线、第一低电平电源端、下拉控制信号线，用于响应所述下拉控制信号线的信号将所述第一低电平电源端的信号传输到所述信号输出线；多个所述上拉支路沿所述第一方向分布，多个所述下拉支路沿所述第一方向分布，所述信号输出线所在区域位于所述上拉电路集成区和所述下拉电路集成区之间；所述第一控制信号线、上拉控制信号线、第二控制信号线、下拉控制信号线沿所述第一方向延伸，所述第一控制信号线所在区域位于所述上拉控制信号线所在区域和所述信号输出线所在区域之间，所述第二控制信号线所在区域位于所述下拉控制信号线所在区域和所述信号输出线所在区域之间。

12、本公开一种示例性实施例中，所述信号输出线沿第一方向延伸且用于沿所述第一方向传输信号；所述补偿电路集成区的至少部分区域位于所述上拉电路集成区在第二方向上的一侧，且所述补偿电路集成区的至少部分区域位于所述下拉电路集成区在所述第二方向上的一侧，所述第二方向和所述第一方向相反。

13、本公开一种示例性实施例中，所述补偿电路包括至少一个第二上拉补偿支路；所述补偿电路集成区包括第三集成区，所述第二上拉补偿支路位于所述第三集成区；所述第三集成区位于所述上拉电路集成区在所述第二方向上的一侧。

14、本公开一种示例性实施例中，所述补偿电路包括至少一个第二下拉补偿支路；所述补偿电路集成区包括第四集成区，所述第二下拉补偿支路位于所述第四集成区；所述第四集成区位于所述下拉电路集成区在所述第二方向上的一侧。

15、本公开一种示例性实施例中，所述上拉电路包括多个上拉支路，所述上拉支路包括第一晶体管，所述第一晶体管的第一极连接所述信号输出线，所述第一晶体管的第二极连接第一高电平电源端，所述第一晶体管的栅极连接上拉控制信号线；所述第二上拉补偿支路连接所述上拉控制信号线，所述第二上拉补偿支路用于同步补偿所述上拉控制信号线上的信号。

16、本公开一种示例性实施例中，所述下拉电路包括多个下拉支路，所述下拉支路包括第三晶体管，所述第三晶体管的第一极连接所述信号输出线，所述第三晶体管的第二极连接第一低电平电源端，所述第三晶体管的栅极连接下拉控制信号线；所述第二下拉补偿支路连接所述下拉控制信号线，所述第二下拉补偿支路用于同步补偿所述下拉控制信号线上的信号。

17、本公开一种示例性实施例中，所述第二上拉补偿支路连接所述信号输出线、第三控制信号线，用于响应所述第三控制信号线的使能信号以上拉所述输出信号。

18、本公开一种示例性实施例中，所述第二下拉补偿支路连接所述信号输出线、第四控制信号线，用于响应所述第四控制信号线的使能信号以下拉所述输出信号。

19、根据本公开的一个方面，提供一种存储器，所述存储器包括上述的半导体器件。

20、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。